JPH0385015A - Ｍｏｓ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、伝送線を介して負荷を駆動するためのＭＯＳ
出力回路に関するものである。

（従来の技術〉 従来、このような分野の技術としては、渡辺誠著「超Ｌ
ＳＩ設計Ｊ　（１９８５−９−１０＞企画センター、Ｐ
、７５−７７に記載されるものがあった。以下、その構
成を図を用いて説明する。

第２図は、ＭＯＳ半導体装置における従来のＭＯＳ出力
回路の一構成例を示す回路図である。

このＭＯＳ出力回路１０は、ＣＭＯＳ’ｆｆｌ或のイン
バータから成り、入力端子１１及び出力端子１２を有し
、その入力端子１１にはＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）１３及びＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳという〉１４の各ゲー
トが接続されている。

ＰＭＯＳ１３のソースは電源電位ＶＣＣに、ドレインは
出力端子１２に接続されている。またＮＭ○８１４のド
レインは出力端子１２に、ソースは接地電位ＶＳＳにそ
れぞれ接続されている。

第３図は第２図の使用状態を示す図である９ＭＯＳ出力
回路１０の出力端子１２には、例えば特性インピーダン
スＺＯを有する伝送線２０が接続され、その伝送線２０
が端子２１を介して半導体装置等の負荷３０に接続され
ている。

次に、第２図及び第３図の動作を説明する。

ＭＯＳ出力回路１１の入力端子１１に“Ｈ１ｌレベルの
電圧が供給されると、出力端子１２が“Ｌ＋＋レベルと
なる。逆に、入力端子１１に゛′Ｌ″レベルの電圧が与
えられると、出力端子１２がＩＩＨ”。

レベルとなる。すると、この出力端子１２から出力され
る電圧により、伝送線２０を介して負荷３０が駆動され
る。

（発明が解決しようとする課題〉 しかしながら、上記構成のＭＯＳ出力回路では、次のよ
うな課題があった。

従来のＭＯＳ出力回路１０を用いて、例えば第３図のよ
うに負荷３０を駆動する場合、そのＭＯＳ出力回路１０
の出力側を、ある特性インピーダンス２０を有する伝送
線２０を介して負荷３０に接続するため、そのＭＯＳ出
力回路１０のインピーダンスと伝送線２０のインピーダ
ンスとが不整合を起こす。そのため、第４図の動作波形
図に示すように、ＭＯＳ出力回路１０における出力端子
１２め電位の“′Ｌパレベルから“ＨＩＴレベルへの立
上がり、あるいは゛°Ｈ′°レベルから“°Ｌ″レベル
への立下がり時において、負荷３０の入力側端子２■で
は、伝送線２０での多重反射が起き、大きなオーバシュ
ートやアンダーシュートにより、負荷３０の破壊、ある
いはリンギング（入力の突発的な変化によってのみ生じ
る振動性過渡現象）による誤動作を起こすという問題が
あった。

このような問題を解決するため、例えば第３図の出力端
子１２に、インピーダンス整合用の外付けのダンピング
抵抗を接続することが考えられる。

しかし、このようなダンピング抵抗を接続した場合、Ｐ
ＭＯＳ１３とＮＭＯ３１４のオン抵抗の違いにより、そ
のＰＭＯＳ１３側のインピーダンスとＮＭＯ３１４側の
インピーダンスとの不整合により、前記の問題を完全に
解決することは不可能であるばかりか、ダンピング抵抗
を外付けするための接続作業が煩雑になるという問題が
あり、技術的に十分満足のい＜ＭＯＳ出力回路を得るこ
とができなかった。

本発明は前記従来技術が持っていた課題として、インピ
ーダンスの不整合に基づく負荷入力のオーバシュート、
アンダーシュート、リンギングによる負荷の破壊と誤動
作の点について解決したＭＯＳ出力回路を提供するもの
である。

（課題を解決するための手段） 本発明は前記課題を解決するために、電源側と伝送線を
介して負荷が接続される出力端子との間に接続された第
１のＭＯＳトランジスタと、前記出力端子と接地側の間
に接続された第２のＭＯＳトランジスタとを備え、前記
第１及び第２のＭＯＳトランジスタのオン、オフ動作に
より、前記伝送線を介して前記負荷を駆動するＭＯＳ出
力回路において、前記第１のＭＯＳトランジスタのオン
抵抗と前記伝送線の特性インピーダンスとの差分の抵抗
値を有する第１の抵抗を、前記第１のＭＯＳトランジス
タに直列接続すると共に、前記第２のＭＯＳトランジス
タのオン抵抗と前記伝送線の特性インピーダンスとの差
分の抵抗値を有する第２の抵抗を、前記第２のＭＯＳト
ランジスタに直列接続したものである。

（作用〉 本発明によれば、以上のようにＭＯＳ出力回路を構成し
たので、第１のＭＯＳトランジスタがオン状態となると
、その第１のＭＯＳトランジスタのオン抵抗と第■の抵
抗との合成インピーダンスが伝送線の特性インピーダン
スと等しくなり、電源側のインピーダンスマツチングが
図れる。また、第２のＭＯＳトランジスタのオン時にお
いて、その第２のＭＯＳトランジスタのオン抵抗と第２
の抵抗の合成インピーダンスが、伝送線の特性インピー
ダンスと等しくなり、接地側のインピーダンスマツチン
グが図れる。これにより、伝送線での多重反射が防止さ
れ、オーバシュート、アンダーシュート、リンギングの
ない良好な信号を負荷に供給することが可能となる。従
って、前記課題を解決できるのである。

（実施例〉 第１図は、本発明の実施例を示すＭＯＳ出力回路の回路
図である。

このＭＯＳ出力回＃Ｉ４０は、ＣＭ　Ｏ，Ｓインピーダ
ンスをなすもので、入力端子４１及び出力端子４２を有
し、その入力端子４■に、第１のＭＯＳトランジスタで
あるＰＭＯ３４３と第２のＭＯＳトランジスタであるＮ
ＭＯ３４４の各ゲートが接続されている。２ＭＯＳ４３
のソースは電源電位ＶＣＣに接続され、そのドレインが
第１の抵抗４５を介して出力端子４２に接続されている
。ＮＭＯＳ４４のドレインは第２の抵抗４６を介して出
力端子４２に接続され、さらにそのＮＭＯＳ４４のソー
スが接地電位ＶＳＳに接続されている。

第５図は、第１図のＭＯＳ出力回路４０の出力端子４２
に、第３図の伝送線２０を介して負荷３０を接続した場
合の動作波形図であり、この波形図を参照しつつ本実施
例の動作を説明する。

第１図において、入力端子４１に“Ｈ′ルベルの電圧が
与えられると、２ＭＯＳ４３がオフし、ＮＭＯＳ４４が
オンすることにより、出力端子４２が°“Ｌ”レベルと
なる。逆に、入力端子４１に１１　Ｌ　ＩＩレベルの電
圧が与えられると、２ＭＯＳ４３がオンし、ＮＭＯＳ４
４がオフすることにより、出力端子４２が“Ｈｌｌレベ
ルとなる。すると、この出力端子４２から出力される電
圧により、第３図の伝送線２０を介して負荷３０が駆動
される。

ＭＯＳ出力回路４０の出力端子４２が“Ｈ°゛レベルま
たは゛°Ｌ′°レベルの定常状態にある時、２ＭＯＳ４
３及びＮＭＯＳ４４の各インピーダンスは、それぞれの
オン抵抗に等しくなる。それらのオン抵抗をＲ４３，Ｒ
４４とし、また抵抗４５゜４６の抵抗値をＲ４５，Ｒ４
６とすると、ＭＯＳ出力回路４０の電源側インピーダン
スはＲ４３十Ｒ４５となり、接地側インピーダンスはＲ
４４＋Ｒ４６となる。このＭＯ３出力回路４０に接続さ
れる伝送線２０の特性インピーダンスをＺＯとすると、 ＺＯ＝Ｒ４３＋Ｒ４５ ＺＯ＝Ｒ４４＋Ｒ４６ を満足するように、抵抗４５．４６の抵抗値Ｒ４５、Ｒ
４６を設定する。これにより、伝送線２０から見た電圧
波形の反射係数は０となり、伝送線２０での多重反射が
起こらない。そのため、第３図に示すように、このＭＯ
３出力回路４０の出力により、伝送線２０及び入力側端
子２１を介して、半導体装置等の負荷３０を駆動すると
、その負荷３０の入力側端子２１では、第５図に示すよ
うに、出力端子４２の電位の立上がり及び立下がり時に
おいてオーバシュート、アンダーシュート、リンギング
のない良好な信号が得られる。しかも、本実施例では、
インピーダンス整合用の抵抗４５゜４６をＭＯＳ出力回
路４０内に設けているので、従来のようなダンピング抵
抗の外付けのための接続作業を省略できる。

第６図（ａ＞、（ｂ）は、本発明の他の実施例を示すＮ
ＭＯ３構成のＭＯＳ出力回路図であり、第１図中の要素
と同一の要素には同一の符号が付されている。

第６図（ａ）のＭＯＳ出力回路では、入力端子４１がイ
ンバータ４７を介してＮＭＯＳ４９のゲートに接続され
ると共に、そのインバータ４７の出力側がインバータ４
８を介してＮＭＯＳ５０のゲートに接続されている。Ｎ
ＭＯ３４９のドレインが電源電位■ＣＣに接続され、そ
のソースが抵抗４５を介して出力端子４２に接続されて
いる。

また、ＮＭＯＳ５０のドレインは抵抗４６を介して出力
端子４２に接続されると共に、そのＮＭＯＳ５０のソー
スが接地電位■ＳＳに接続されている。

このＭＯ３出力回路では、“Ｌｌｌレベルの電圧が入力
端子４１に入力されると、それがインバータ４７で反転
され、その反転出力によってＮＭＯＳ４９がオンすると
共にＮＭＯＳ５０がオフする。

すると、出力端子４２が“Ｈパレベルとなる。同様に、
“Ｈｌルベルが入力端子４１に入力されると、ＮＭＯＳ
４９がオフすると共にＮＭＯＳ５０がオンし、出力端子
４２が“°Ｌ″レベルとなる。

このＭＯＳ出力回路において、ＮＭＯＳ４９のオン抵抗
Ｒ４９と抵抗４５の抵抗値Ｒ４５との合成インピーダン
スを、第３図の伝送線２０の特性インピーダンスｚＯと
等しく設定すると共に、ＮＭＯＳ５０のオン抵抗Ｒ５０
と抵抗４６の抵抗値Ｒ４６との合成インピーダンスを、
特性インピーダンスＺＯに等しく設定することにより、
第■図の実施例とほぼ同様の利点が得られる。

また、第６図（ｂ）のＭＯＳ出力回路では、第６図（ａ
）のインバータ４７．４８を省略し、ＮＭＯＳ４９のゲ
ートをドレインに接続すると共に、ＮＭＯＳ５０のゲー
トを入力端子４１に接続している。

このＭＯＳ出力回路では、ＮＭＯＳ４９が負荷ＭＯＳと
して働き、入力端子４１が“Ｌｌｌレベルとなると、Ｎ
ＭＯＳ５０がオフし、出力端子４２が“ＨＩＴレベルと
なる。入力端子４■が“Ｈ”レベルとなると、ＮＭＯＳ
５０がオンし、出力端子４２が“Ｌ”レベルとなる。こ
のＭＯＳ出力回路では、第６図（ａ）の回路に比べて駆
動能力が小さいが、第６図（ａ＞の回路とほぼ同様の作
用・効果を有する。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ｉ）　　第６図（ａ＞、（ｂ）ではＮＭＯＳ’ｌｆＩ
成のＭＯＳ出力回路を示したが、例えばそのＮＭＯＳ４
９，５０をそれぞれＰＭＯＳに置き換えることにより、
ＰＭＯＳ構成のＭＯＳ出力回路に変形することができ、
そのＰＭＯＳ構戒の回路においても第６図とほぼ同様の
作用・効果が得られる。

（ｉｉ）　　第１図において、例えばＰＭＯＳ４３及び
ＮＭＯＳ４４の各ゲートに、ＡＮＤゲートやＮＯＲゲー
ト等を接続することにより、トライステート型のインバ
ータを構成することもできる。さらに、第１図及び第６
図において、ＰＭＯＳ４３やＮＭＯＳ４４．４９．５０
の各ゲートに、他の回路を付加することにより、種々の
ＭＯＳ出力回路に変形することも可能である。

（ｉｉ）　　第１図及び第６図の抵抗４５．４６は、負
荷ＭＯＳ等の他の抵抗素子で構成してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、第■の抵
抗を第１のＭＯＳトランジスタに直列接続すると共に、
第２の抵抗を第２のＭＯＳ）ランジスタに直列接続した
ので、第１のＭＯＳトランジスタ及び第１の抵抗の合成
インピーダンスと、伝送線の特性インピーダンスとのイ
ンピーダンスマツチングが取れると共に、第２のＭＯＳ
トランジスタ及び第２の抵抗の合成インピーダンスと、
伝送線の特性インピーダンスとのインピーダンスマツチ
ングが取れる。そのため、負荷入力側における伝送線で
の多重反射が防止でき、負荷入力のオーバシュート、ア
ンダーシュート、リンギングによるその負荷の破壊と誤
動作を的確に防止できる。しかも、第１及び第２の抵抗
は、ＭＯＳ出力回路内に設けられるため、従来のような
ダンピング抵抗を外付けするというような煩雑な作業を
省略でき、集積化に適し、歩留まりの良いＭＯＳ出力回
路を提供できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＭＯＳ出力回路の回路図
、第２図は従来のＭＯＳ出力回路の回路図、第３図は第
２図の使用状態を示す図、第４図は第３図の動作波形図
、第５図は第１図を用いた動作波形図、第６図（ａ＞、
（ｂ）は本発明の他の実施例を示すＭＯＳ出力回路の回
路図である。 ２０・・・・・・伝送線、３０・・・・・・負荷、４０
・・・・・・ＭＯＳ出力回路、４１・・・・・・入力端
子、４２・・・・・・出力端子、４３・・・・・・ＰＭ
ＯＳ，４４，４９，５０・・・・・・ＮＭＯＳ、４５．
４６・・・・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 電源側と伝送線を介して負荷が接続される出力端子との
   間に接続された第１のＭＯＳトランジスタと、前記出力
   端子と接地側の間に接続された第２のＭＯＳトランジス
   タとを備え、前記第１及び第２のＭＯＳトランジスタの
   オン、オフ動作により、前記伝送線を介して前記負荷を
   駆動するＭＯＳ出力回路において、 前記第１のＭＯＳトランジスタに直列接続され、前記第
   １のＭＯＳトランジスタのオン抵抗と前記伝送線の特性
   インピーダンスとの差分の抵抗値を有する第１の抵抗と
   、 前記第２のＭＯＳトランジスタに直列接続され、前記第
   ２のＭＯＳトランジスタのオン抵抗と前記伝送線の特性
   インピーダンスとの差分の抵抗値を有する第２の抵抗と
   を、 設けたことを特徴とするＭＯＳ出力回路。