JPS61224621A - トライステ−トバツフア回路 - Google Patents
トライステ−トバツフア回路Info
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- 238000004088 simulation Methods 0.000 description 2
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、特に小型で大きな電流容量を有するトライ
ステートバッファ回路に関する。
ステートバッファ回路に関する。
［発明の技術的背景とその問題点］
近年の半導体技術の発展により、集積回路の集積度が上
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ない０Ｍ０８
回路を用いて集積回路を構成して、消費電力の低減を図
っている。
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ない０Ｍ０８
回路を用いて集積回路を構成して、消費電力の低減を図
っている。
第５図は、０Ｍ０８回路で構成されたトライステートバ
ッファ回路の一従来例を示す回路図である。同図におい
て、１は入力信号及びトライステート信号Ｔ、 トライ
ステート反転信号Ｔに基づいてスイッチング信号（Ａ）
、（Ｂ）を発生するスイッチング部である。スイッチン
グ部１は並列に接続されたＰチャンネルＭＯ８型トラン
ジスタ（以下ｒＰＭＯ８Ｊと呼ぶ。）９及び１１と、並
列に接続されたＮチャンネルＭＯ３型トランジスタ（以
下ｒＮＭＯ８Ｊと呼ぶ。）１３及びＰＭＯ８１５と、並
列に接続されたＮＭＯ８１７及び１９により構成されて
いる。そして、並列接続されたＰＭＯ８９及び１１のソ
ース端子は電圧源Ｖｃｃに接続され、並列接続されたＮ
ＭＯ８１７及び１９のソース端子はグランドに接続され
ており、前述したそれぞれ並列接続されているトランジ
スタは直列に接続されている。また、ＰＭＯ８１１及び
ＮＭＯ３１７のゲート端子は！１ｌｊｔ、ようとする信
号が入力さ、れる入力端子ＩＮに接続され、ＰＭＯ８１
５およびＮＭＯ３１９のゲート端子はトライステート信
号Ｔが入力されるトライステート端子下に接続されてお
り、８ＭＯ８９及びＮＭＯ３１３のゲート端子は、トラ
イステート信号の反転されたトライステート反転信号Ｔ
が入力されるトライステート反転端子Ｔに接続されてい
る。
ッファ回路の一従来例を示す回路図である。同図におい
て、１は入力信号及びトライステート信号Ｔ、 トライ
ステート反転信号Ｔに基づいてスイッチング信号（Ａ）
、（Ｂ）を発生するスイッチング部である。スイッチン
グ部１は並列に接続されたＰチャンネルＭＯ８型トラン
ジスタ（以下ｒＰＭＯ８Ｊと呼ぶ。）９及び１１と、並
列に接続されたＮチャンネルＭＯ３型トランジスタ（以
下ｒＮＭＯ８Ｊと呼ぶ。）１３及びＰＭＯ８１５と、並
列に接続されたＮＭＯ８１７及び１９により構成されて
いる。そして、並列接続されたＰＭＯ８９及び１１のソ
ース端子は電圧源Ｖｃｃに接続され、並列接続されたＮ
ＭＯ８１７及び１９のソース端子はグランドに接続され
ており、前述したそれぞれ並列接続されているトランジ
スタは直列に接続されている。また、ＰＭＯ８１１及び
ＮＭＯ３１７のゲート端子は！１ｌｊｔ、ようとする信
号が入力さ、れる入力端子ＩＮに接続され、ＰＭＯ８１
５およびＮＭＯ３１９のゲート端子はトライステート信
号Ｔが入力されるトライステート端子下に接続されてお
り、８ＭＯ８９及びＮＭＯ３１３のゲート端子は、トラ
イステート信号の反転されたトライステート反転信号Ｔ
が入力されるトライステート反転端子Ｔに接続されてい
る。
５５はトライステートバッファ回路の出力部であり、ス
イッチング信号（Ａ＞により電圧源Ｖｃｃから出力端子
ＯＵＴに電流を流し出す１ＭＯ８５１及びスイッチング
信号（Ｂ）により出力端子０１ＪＴからグランドへ電流
を流し込むＮＭＯ８５３により構成されている。１ＭＯ
８５１のソース端子は電圧源Ｖｃｃに接続され、ドレイ
ン端子は出力端子ＯＵＴに接続されており、ゲート端子
には並列接続された８ＭＯ８９及び１１のドレイン端子
が接続されており、スイッチング部１の発生するスイッ
チング信号（Ａ＞が供給される。また、ＮＭＯ５５３の
ソース端子はグランドに接続され、ドレイン端子は出力
端子ＯＵＴに接続されており、ゲート端子には並列接続
されたＮＭＯ８１７及び１９のドレイン端子が接続され
ており、スイッチング部１の発生するスイッチング信号
（Ｂ）が供給される。
イッチング信号（Ａ＞により電圧源Ｖｃｃから出力端子
ＯＵＴに電流を流し出す１ＭＯ８５１及びスイッチング
信号（Ｂ）により出力端子０１ＪＴからグランドへ電流
を流し込むＮＭＯ８５３により構成されている。１ＭＯ
８５１のソース端子は電圧源Ｖｃｃに接続され、ドレイ
ン端子は出力端子ＯＵＴに接続されており、ゲート端子
には並列接続された８ＭＯ８９及び１１のドレイン端子
が接続されており、スイッチング部１の発生するスイッ
チング信号（Ａ＞が供給される。また、ＮＭＯ５５３の
ソース端子はグランドに接続され、ドレイン端子は出力
端子ＯＵＴに接続されており、ゲート端子には並列接続
されたＮＭＯ８１７及び１９のドレイン端子が接続され
ており、スイッチング部１の発生するスイッチング信号
（Ｂ）が供給される。
このような構成のバッファ回路において、トライステー
ト信号Ｔがハイレベル（以下「“Ｈ＋ｔレベル」と記述
する。）にあり、トライステート反転信号Ｔがロウレベ
ル（以下「“Ｌ″レベルと記述する。）にある場合には
、入力信号のレベルに依存することなく、即ち、入力信
号のレベルが“Ｈ”レベルまたは“し”レベルにあって
も、８ＭＯ８９はオン状態、ＮＭＯ８１３はオフ状態と
なり、マタ、ＰＭＯ８１５Ｌｔオフ状態、ＮＭＯ５１９
はオン状態となり、スイッチング信号（Ａ）は“Ｈ”レ
ベル、スイッチング信号（Ｂ）は“Ｌ”レベルとなる。
ト信号Ｔがハイレベル（以下「“Ｈ＋ｔレベル」と記述
する。）にあり、トライステート反転信号Ｔがロウレベ
ル（以下「“Ｌ″レベルと記述する。）にある場合には
、入力信号のレベルに依存することなく、即ち、入力信
号のレベルが“Ｈ”レベルまたは“し”レベルにあって
も、８ＭＯ８９はオン状態、ＮＭＯ８１３はオフ状態と
なり、マタ、ＰＭＯ８１５Ｌｔオフ状態、ＮＭＯ５１９
はオン状態となり、スイッチング信号（Ａ）は“Ｈ”レ
ベル、スイッチング信号（Ｂ）は“Ｌ”レベルとなる。
そして、出力部５５の１ＭＯ８５１及びＮＭＯ８５３は
ともにオフ状態となり、出力端子０ＬＩＴはハイインピ
ーダンス（Ｉ（Ｚ）状態となる。また、トライステート
信号Ｔが“Ｌ”レベル、トライステート反転信号Ｔが“
Ｈ”レベルにある場合においては、８ＭＯ８９はオフ状
態、ＮＭＯ８１３はオン状態、ＰＭＯ８１５はオン状態
、ＮＭＯ８１９はオフ状態となり、さらに入力信号が“
Ｌ″レベル時には、ＰＭＯ８１１はオン状態、ＮＭＯ８
１７はオフ状態となり、スイッチング信＠（Ａ）及び（
Ｂ）がともに“Ｈ”レベルとなることにより、１ＭＯ８
５１はオフ状態、ＮＭＯ８５３はオン状態となり電流が
出力端子ＯＵＴに接続される例えば負荷容量からＮＭＯ
３５３を介してグランドに流れ込み、出力端子ＯＵＴは
゛Ｌ″レベルとなる。また、入力信号がＨ”レベルの時
には、ＰＭＯ８１１はオフ状態、ＮＭ０８１７はオン状
態となり、スイッチング信号（Ａ）及び（Ｂ）がともに
“Ｌ ｔ＋レベルとなることにより、１ＭＯ８５１はオ
ン状態、ＮＭＯ８５３はオフ状態となり、電流が電圧源
Ｖｃｃから１ＭＯ８５１を介して出力端子ＯＵＴに接続
される例えば負荷容量に流れ込み出力端子０ＬＪＴは゛
°Ｈ″レベルとなる。即ち、通常、のバッファ回路とし
て機能することになる。
ともにオフ状態となり、出力端子０ＬＩＴはハイインピ
ーダンス（Ｉ（Ｚ）状態となる。また、トライステート
信号Ｔが“Ｌ”レベル、トライステート反転信号Ｔが“
Ｈ”レベルにある場合においては、８ＭＯ８９はオフ状
態、ＮＭＯ８１３はオン状態、ＰＭＯ８１５はオン状態
、ＮＭＯ８１９はオフ状態となり、さらに入力信号が“
Ｌ″レベル時には、ＰＭＯ８１１はオン状態、ＮＭＯ８
１７はオフ状態となり、スイッチング信＠（Ａ）及び（
Ｂ）がともに“Ｈ”レベルとなることにより、１ＭＯ８
５１はオフ状態、ＮＭＯ８５３はオン状態となり電流が
出力端子ＯＵＴに接続される例えば負荷容量からＮＭＯ
３５３を介してグランドに流れ込み、出力端子ＯＵＴは
゛Ｌ″レベルとなる。また、入力信号がＨ”レベルの時
には、ＰＭＯ８１１はオフ状態、ＮＭ０８１７はオン状
態となり、スイッチング信号（Ａ）及び（Ｂ）がともに
“Ｌ ｔ＋レベルとなることにより、１ＭＯ８５１はオ
ン状態、ＮＭＯ８５３はオフ状態となり、電流が電圧源
Ｖｃｃから１ＭＯ８５１を介して出力端子ＯＵＴに接続
される例えば負荷容量に流れ込み出力端子０ＬＪＴは゛
°Ｈ″レベルとなる。即ち、通常、のバッファ回路とし
て機能することになる。
しかるに、上記構成におけるトライステートバッファ回
路においては、表１に示すような論理動作を行なうこと
になる。
路においては、表１に示すような論理動作を行なうこと
になる。
ところで、上記のような構成におけるバッファ回路を例
えばデータバスラインのラインドライバーに用いて大き
な負荷を駆動するためには、出力段のＭＯ３型トランジ
スタの電流駆動能力を駆動する負荷に応じて大きくする
必要がある。しかしながら、ＭＯ８型トランジスタの電
流駆動能力は通常小さいために、トランジスタのゲート
幅を大きくすることにより電流駆動能力を大きくしてい
るのが現状である。具体的には、例えば出力部５５のＰ
ＭＯ８５１が電圧源ＶＣＣから出力端子ＯＵＴへ流し出
す電流を５５ｍＡ（出力電圧２．８Ｖ時）程度とするた
めには、ＰＭＯ８５１のゲート面積を５００μｍ２程度
とする必要があり、また、ＮＭｏＳ５３が出力端子ＯＵ
Ｔからグランドへ流し込む電流を３０ｍＡ（出力電圧ｉ
、ｏｖ時）程度とするためには、ＮＭｏＳ５３のゲート
面積を２５０μｍ２程度とする必要がある。したがって
、電流駆動能力を大きくするためには、他の回路素子の
占有面積に比べて出力段のトランジスタの占有面積をか
なり大きくする必要があり、その結果として、トライス
テートバッファ回路を１．Ｃ化するにあたり集積度を上
げる上で障害となっていた。
えばデータバスラインのラインドライバーに用いて大き
な負荷を駆動するためには、出力段のＭＯ３型トランジ
スタの電流駆動能力を駆動する負荷に応じて大きくする
必要がある。しかしながら、ＭＯ８型トランジスタの電
流駆動能力は通常小さいために、トランジスタのゲート
幅を大きくすることにより電流駆動能力を大きくしてい
るのが現状である。具体的には、例えば出力部５５のＰ
ＭＯ８５１が電圧源ＶＣＣから出力端子ＯＵＴへ流し出
す電流を５５ｍＡ（出力電圧２．８Ｖ時）程度とするた
めには、ＰＭＯ８５１のゲート面積を５００μｍ２程度
とする必要があり、また、ＮＭｏＳ５３が出力端子ＯＵ
Ｔからグランドへ流し込む電流を３０ｍＡ（出力電圧ｉ
、ｏｖ時）程度とするためには、ＮＭｏＳ５３のゲート
面積を２５０μｍ２程度とする必要がある。したがって
、電流駆動能力を大きくするためには、他の回路素子の
占有面積に比べて出力段のトランジスタの占有面積をか
なり大きくする必要があり、その結果として、トライス
テートバッファ回路を１．Ｃ化するにあたり集積度を上
げる上で障害となっていた。
［発明の目的］
この発明は、上記に鑑みてなされたもので、その目的と
するところは、小型でかつ大きな電流容量を有し、また
、入力信号の高速な伝達が可能であるトライステートバ
ッファ回路を提供することにある。
するところは、小型でかつ大きな電流容量を有し、また
、入力信号の高速な伝達が可能であるトライステートバ
ッファ回路を提供することにある。
［発明の概要］
上記目的を達成するために、この発明は、コレクタが電
源に接続され、エミッタが出力端子に接続され、ペース
が入力端子に接続される第１のＮＰＮ型のバイポーラト
ランジスタと、コレクタが前記出力端子に接続され、エ
ミッタがグランドに接続され、ベースが反転回路を介し
て前記入力端子に接続される第２のＮＰＮ型のバイポー
ラトランジスタと、所定の制御信号が設定状態のときに
は、前記第１のＮＰＮ型のバイポーラトランジスタ及び
第２のＮＰＮ型のバイポーラトランジスタのベース端子
をグランドに接続する選択回路とを有することを要旨と
する。
源に接続され、エミッタが出力端子に接続され、ペース
が入力端子に接続される第１のＮＰＮ型のバイポーラト
ランジスタと、コレクタが前記出力端子に接続され、エ
ミッタがグランドに接続され、ベースが反転回路を介し
て前記入力端子に接続される第２のＮＰＮ型のバイポー
ラトランジスタと、所定の制御信号が設定状態のときに
は、前記第１のＮＰＮ型のバイポーラトランジスタ及び
第２のＮＰＮ型のバイポーラトランジスタのベース端子
をグランドに接続する選択回路とを有することを要旨と
する。
［発明の効果］
この発明によれば、ＭＯ８型トランジスタに比べて小さ
な面積で形成され、電流駆動能力が大きいという特性を
有するバイポーラトランジスタを所謂トーテムポール形
に接続して、トライステートバッファ回路の出力段を構
成し、さらに、このバイポーラトランジスタのスイッチ
ング動作を高速に行なうために、ＭＯ８型トランジスタ
により構成された制御部を設けたので、構成を小型化で
きるとともに、高負荷容量においても高速に動作し得る
トライスデートバッフ７回路を提供することができる。
な面積で形成され、電流駆動能力が大きいという特性を
有するバイポーラトランジスタを所謂トーテムポール形
に接続して、トライステートバッファ回路の出力段を構
成し、さらに、このバイポーラトランジスタのスイッチ
ング動作を高速に行なうために、ＭＯ８型トランジスタ
により構成された制御部を設けたので、構成を小型化で
きるとともに、高負荷容量においても高速に動作し得る
トライスデートバッフ７回路を提供することができる。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係るトライステートバッ
ファ回路を示す回路図である。同図において、１はスイ
ッチング部であり、第４図のそれと同一である。３は駆
動部、５は選択部であり、７は出力部である。
ファ回路を示す回路図である。同図において、１はスイ
ッチング部であり、第４図のそれと同一である。３は駆
動部、５は選択部であり、７は出力部である。
駆動部３は、ＰチャンネルＭＯ８型トランジスタ（以下
ｒＰＭＯ８Ｊと呼ぶ。）２１と、Ｎチャ、 ンネルＭＯ
８型トランジスタ（以下ｒＮＭＯ３Ｊと呼ぶ。）２３と
を有するインバータ回路で構成されており、ＰＭＯ８２
１のソース端子は電圧源Ｖｃｃに接続され、ＮＭｏＳ２
３のソース端子はグランドに接続されており、ＰＭＯ８
２１及びＮ Ｍ０８２３のドレイン端子はそれぞれ接続
され、ゲート端子にはスイッチング部１のＰＭＯ８９，
１１のドレイン端子が接続されており、スイッチング部
１の発生するスイッチング信号（Ａ）が供給され、ＰＭ
Ｏ８２１及びＮＭｏＳ２３のドレイン端子から駆動信号
（Ｃ）が出力される。
ｒＰＭＯ８Ｊと呼ぶ。）２１と、Ｎチャ、 ンネルＭＯ
８型トランジスタ（以下ｒＮＭＯ３Ｊと呼ぶ。）２３と
を有するインバータ回路で構成されており、ＰＭＯ８２
１のソース端子は電圧源Ｖｃｃに接続され、ＮＭｏＳ２
３のソース端子はグランドに接続されており、ＰＭＯ８
２１及びＮ Ｍ０８２３のドレイン端子はそれぞれ接続
され、ゲート端子にはスイッチング部１のＰＭＯ８９，
１１のドレイン端子が接続されており、スイッチング部
１の発生するスイッチング信号（Ａ）が供給され、ＰＭ
Ｏ８２１及びＮＭｏＳ２３のドレイン端子から駆動信号
（Ｃ）が出力される。
選択部５は、ドレイン端子がそれぞれ接続され、それぞ
れのソース端子がグランドに接続されることにより並列
接続されたＮＭｏＳ２７．２９と、この並列接続された
ＮＭｏＳ２７．２９のドレイン端子にソース端子が接続
され、ドレイン端子がトライステートバッファ回路の出
力端子ＯＵＴに接続されたＮＭｏＳ２５とにより構成さ
れている。
れのソース端子がグランドに接続されることにより並列
接続されたＮＭｏＳ２７．２９と、この並列接続された
ＮＭｏＳ２７．２９のドレイン端子にソース端子が接続
され、ドレイン端子がトライステートバッファ回路の出
力端子ＯＵＴに接続されたＮＭｏＳ２５とにより構成さ
れている。
そして、ＮＭｏＳ２５のゲート端子にはスイッチング部
１のＮＭｏＳ１７．１９のドレイン端子が接続され、ス
イッチング部１の発生するスイッチング信号（Ｂ）が供
給されている。また、ＮＭ○８２７のゲート端子にはト
ライステート端子Ｔが接続され、トライステート信号Ｔ
が供給され、ＮＭＯ８２９のゲート端子には駆動部３の
ＰＭＯ８２１及びＮＭＯ８２３のドレイン端子が接続さ
れ、駆動信号（Ｃ）が供給されている。
１のＮＭｏＳ１７．１９のドレイン端子が接続され、ス
イッチング部１の発生するスイッチング信号（Ｂ）が供
給されている。また、ＮＭ○８２７のゲート端子にはト
ライステート端子Ｔが接続され、トライステート信号Ｔ
が供給され、ＮＭＯ８２９のゲート端子には駆動部３の
ＰＭＯ８２１及びＮＭＯ８２３のドレイン端子が接続さ
れ、駆動信号（Ｃ）が供給されている。
出力部７は所謂トーテムポール形に接続されたＮＰＮバ
イポーラトランジスタ３１．３３ （以下３１を［第１
のＮＰＮＪと呼び、３３を「第２のＮＰＮＪと呼ぶ。）
により構成されている。第１のＮＰＮ３１のコレクタ端
子は電圧源、Ｖｃｃに接続され、エミッタ端子は出力端
子ＯＵＴに接続され、ベース端子は駆動部３のＰＭＯ８
２１及びＮＭＯ８２３のドレイン端子に接続されており
、駆動信号（Ｃ）が供給されている。また、第２のＮＰ
Ｎ３３のコレクタ端子は出力端子ＯＵＴに接続され、エ
ミッタ端子は、グランドに接続され、ベース端子は選択
部５のＮＭＯ８２７，２９のドレイン端子に接続されて
いる。
イポーラトランジスタ３１．３３ （以下３１を［第１
のＮＰＮＪと呼び、３３を「第２のＮＰＮＪと呼ぶ。）
により構成されている。第１のＮＰＮ３１のコレクタ端
子は電圧源、Ｖｃｃに接続され、エミッタ端子は出力端
子ＯＵＴに接続され、ベース端子は駆動部３のＰＭＯ８
２１及びＮＭＯ８２３のドレイン端子に接続されており
、駆動信号（Ｃ）が供給されている。また、第２のＮＰ
Ｎ３３のコレクタ端子は出力端子ＯＵＴに接続され、エ
ミッタ端子は、グランドに接続され、ベース端子は選択
部５のＮＭＯ８２７，２９のドレイン端子に接続されて
いる。
次に、この実施例の作用を説明する。
まず、トライステート信号Ｔが”Ｌ”レベル、トライス
テート信号が反転されたトライステート反転信号Ｔが“
°Ｈ″レベの場合におい、て、入力信号が４１１９ルベ
ルの時には、前述した如く、スイッチング部１の発生す
るスイッチング信号（Ａ）及び（Ｂ）はともに“ＨＨレ
ベルとなり、スイッチング信号（Ａ）が駆動部３のイン
バータ回路により、反転されて゛Ｌ″レベルの駆動信号
（Ｃ）として出力部７の第１のＮＰＮ３１のベース端子
及び選択部５のＮＭＯ８２９のゲート端子に供給され、
両者はともにオフ状態となる。さらに、ＮＭＯ８２５は
オン状態、ＮＭＯ８２７はオフ状態となり、電流が出力
端子０ｔＪＴに接続される例えば負荷容量からＮＭＯ８
２５を介して第２のＮＰＮ３３のベース端子に流れ込み
、第２のＮＰＮ３３がオン状態となり、出力端子ＯＵＴ
に接続される前記負荷容量からグランドに電流が流れ込
み出力端子ＯＵＴはｕ Ｌ ｓｏレベルとなる。また、
入力信号がＨ”レベルの時には、前述した如く、スイッ
チング部１の発生するスイッチング信号（Ａ＞及び（Ｂ
）がともに“Ｌ”レベルとなるために、スイッチング信
号（Ａ＞が駆動部３のインバータ回路により反転されて
１１ Ｈ”レベルの駆動信号（Ｃ）として出力部７の第
１のＮＰＮ３１のベース端子及び選択部５のＮＰＮ２９
のゲート端子に供給されて、両者はともにオン状態とな
る。さらに、ＮＭＯ８２５はｔ７状態、ＮＭＯ８２９Ｇ
；ｔ：オフ状態となり、第２のＮＰＮ３３のベース端子
は＃ Ｌ ＩＩレベルとなり、第２のＮＰＮ３３がオフ
状態となる。そして、電流が電圧源Ｖｃｃから第１のＮ
ＰＮ３１を介して出力端子０ｔＪＴに接続される例えば
負荷容量に流れ込み、出力端子０ＬＩＴはＨＩＩレベル
となる。
テート信号が反転されたトライステート反転信号Ｔが“
°Ｈ″レベの場合におい、て、入力信号が４１１９ルベ
ルの時には、前述した如く、スイッチング部１の発生す
るスイッチング信号（Ａ）及び（Ｂ）はともに“ＨＨレ
ベルとなり、スイッチング信号（Ａ）が駆動部３のイン
バータ回路により、反転されて゛Ｌ″レベルの駆動信号
（Ｃ）として出力部７の第１のＮＰＮ３１のベース端子
及び選択部５のＮＭＯ８２９のゲート端子に供給され、
両者はともにオフ状態となる。さらに、ＮＭＯ８２５は
オン状態、ＮＭＯ８２７はオフ状態となり、電流が出力
端子０ｔＪＴに接続される例えば負荷容量からＮＭＯ８
２５を介して第２のＮＰＮ３３のベース端子に流れ込み
、第２のＮＰＮ３３がオン状態となり、出力端子ＯＵＴ
に接続される前記負荷容量からグランドに電流が流れ込
み出力端子ＯＵＴはｕ Ｌ ｓｏレベルとなる。また、
入力信号がＨ”レベルの時には、前述した如く、スイッ
チング部１の発生するスイッチング信号（Ａ＞及び（Ｂ
）がともに“Ｌ”レベルとなるために、スイッチング信
号（Ａ＞が駆動部３のインバータ回路により反転されて
１１ Ｈ”レベルの駆動信号（Ｃ）として出力部７の第
１のＮＰＮ３１のベース端子及び選択部５のＮＰＮ２９
のゲート端子に供給されて、両者はともにオン状態とな
る。さらに、ＮＭＯ８２５はｔ７状態、ＮＭＯ８２９Ｇ
；ｔ：オフ状態となり、第２のＮＰＮ３３のベース端子
は＃ Ｌ ＩＩレベルとなり、第２のＮＰＮ３３がオフ
状態となる。そして、電流が電圧源Ｖｃｃから第１のＮ
ＰＮ３１を介して出力端子０ｔＪＴに接続される例えば
負荷容量に流れ込み、出力端子０ＬＩＴはＨＩＩレベル
となる。
また、トライステート信号Ｔが°′Ｈ″レベル、トライ
ステート反転信号Ｔが“Ｌ ｕレベルの場合においては
、入力信号のレベルに依存することなく、即ち、入力信
号が“Ｌ″レベルたは゛Ｈ″レベルにあっても、前述し
た如く、スイッチング部１の発生するスイッチング信号
（Ａ）は“Ｈ”レベル、スイッチング信号（Ｂ）は“Ｌ
”レベルとなる。そして、駆動部３の発生する駆動信号
（Ｃ）は“Ｌ”レベルとなり、第１のＮＰＮ３１のベー
スは“Ｌ”レベルとなる。また、選択部５のＮＭＯ８２
５及びＮＭＯ８２９は、オフ状態、ＮＭＯ８２７はオン
状態となるために、第２のＮＰＮのベースは“Ｌパレベ
ルとなり、出力部７の第１及び第２のＮＰＮ３１．３３
はともにオフ状態となり、出力端子ＯＵＴはハイインピ
ーダンス（Ｈ２）状態となる。
ステート反転信号Ｔが“Ｌ ｕレベルの場合においては
、入力信号のレベルに依存することなく、即ち、入力信
号が“Ｌ″レベルたは゛Ｈ″レベルにあっても、前述し
た如く、スイッチング部１の発生するスイッチング信号
（Ａ）は“Ｈ”レベル、スイッチング信号（Ｂ）は“Ｌ
”レベルとなる。そして、駆動部３の発生する駆動信号
（Ｃ）は“Ｌ”レベルとなり、第１のＮＰＮ３１のベー
スは“Ｌ”レベルとなる。また、選択部５のＮＭＯ８２
５及びＮＭＯ８２９は、オフ状態、ＮＭＯ８２７はオン
状態となるために、第２のＮＰＮのベースは“Ｌパレベ
ルとなり、出力部７の第１及び第２のＮＰＮ３１．３３
はともにオフ状態となり、出力端子ＯＵＴはハイインピ
ーダンス（Ｈ２）状態となる。
表２
即ち、上記構成におけるトライステートバッファ回路は
表−２に示す如く、トライステート信号Ｔがｉｔ Ｈｔ
＋レベル、トライステート反転信Ｓ Ｔが“Ｌ ＩＩレ
ベルの場合には、出力はハイインピーダンス状態となり
、トライステート信号ＴがｄＬ Ｌ １１レベル、トラ
イステート反転信号Ｔが゛Ｈ″レベルの場合には、通常
のバッファ回路として動作することになる。
表−２に示す如く、トライステート信号Ｔがｉｔ Ｈｔ
＋レベル、トライステート反転信Ｓ Ｔが“Ｌ ＩＩレ
ベルの場合には、出力はハイインピーダンス状態となり
、トライステート信号ＴがｄＬ Ｌ １１レベル、トラ
イステート反転信号Ｔが゛Ｈ″レベルの場合には、通常
のバッファ回路として動作することになる。
そして、例えば１５０μｍ２程度のエミッタ面積のＮＰ
Ｎバイポーラトランジスタを出力部７に用いた場合には
、出力部７の電流の流し出し量は１０５ｍＡ（出力電圧
２．８Ｖ）程度となり、また電流の流し込み量は５４ｍ
Ａ（出力電圧１．ＯＶ）程度の値を得ることができる。
Ｎバイポーラトランジスタを出力部７に用いた場合には
、出力部７の電流の流し出し量は１０５ｍＡ（出力電圧
２．８Ｖ）程度となり、また電流の流し込み量は５４ｍ
Ａ（出力電圧１．ＯＶ）程度の値を得ることができる。
さらに、第２図のシュミレーション結果に示すように、
入力信号の立ち上り時において、入力信号の５０％のレ
ベルから出力信号が５０％のレベルに達するまでの遅延
時間は１．Ｂｎｓとなり、また、入力信号の立ち下り時
において、入力信号の５０％のレベルから出力信号が５
０％のレベルに達するまでの遅延時間は３．Ｑｎｓとな
る。
入力信号の立ち上り時において、入力信号の５０％のレ
ベルから出力信号が５０％のレベルに達するまでの遅延
時間は１．Ｂｎｓとなり、また、入力信号の立ち下り時
において、入力信号の５０％のレベルから出力信号が５
０％のレベルに達するまでの遅延時間は３．Ｑｎｓとな
る。
したがって、上記構成におけるトライステートバッファ
回路においては、出力部を構成するトランジスタの占有
面積を小さくすることができるとともに□、電流駆動能
力を大幅に向上することができ、かつ高速動作が可能と
なる。
回路においては、出力部を構成するトランジスタの占有
面積を小さくすることができるとともに□、電流駆動能
力を大幅に向上することができ、かつ高速動作が可能と
なる。
第３図は、この発明の他の実施例に係るトライステート
２人力アンド回路を示す回路図である。
２人力アンド回路を示す回路図である。
その特徴としては、前記第１図に示したトライステート
バッファ回路に対し、で、スイッチング部１（７）ＰＭ
Ｏ８１１にｐＭｏｓ、ｊ５を並列接続して、さらにＮＭ
Ｏ８１７にＮＭＯ８３７を直列に接続して、ＰＭＯ８３
５及びＮＭＯ８３７のゲート端子をともに入力端子ＩＮ
２にに接続して、ＰＭＯ５１１及びＮＭＯ８１７のゲー
ト端子をともに入力端子ＩＮ１に接続してスイッチング
部１′を構成したことにあり、他の構成は第１図に示し
たものと同じであり、第１図と同符号のものは同一物を
示し、その説明は省略する。
バッファ回路に対し、で、スイッチング部１（７）ＰＭ
Ｏ８１１にｐＭｏｓ、ｊ５を並列接続して、さらにＮＭ
Ｏ８１７にＮＭＯ８３７を直列に接続して、ＰＭＯ８３
５及びＮＭＯ８３７のゲート端子をともに入力端子ＩＮ
２にに接続して、ＰＭＯ５１１及びＮＭＯ８１７のゲー
ト端子をともに入力端子ＩＮ１に接続してスイッチング
部１′を構成したことにあり、他の構成は第１図に示し
たものと同じであり、第１図と同符号のものは同一物を
示し、その説明は省略する。
表３
このような構成におけるトライステート２人力アンド回
路においては、表３に示すような論理動作を行なうこと
になる。まず、トライステート信号Ｔが゛Ｌ″レベル、
トライステート反転信号Ｔが“Ｈ１１レベルの場合にお
いて、２つの入力信号がともに“′Ｈ″レベルの時には
、スイッチング部１′の発生するスイッチング信号（Ａ
＞及び（Ｂ）はともに″°Ｌ″レベルとなり、前述した
如く、出力端子０ＬＪＴは゛Ｈ″レベルとなる。また、
２つの入力信号のどちらかが゛Ｌ″レベルの時には、ス
イッチング信号（Δ）及び（Ｂ）はともに“Ｈ”レベル
となり、前述した如く、出力端子０ｔＪＴは“Ｌ″レベ
ルなる。即ち、トライステート信号Ｔが゛Ｌ″レベル、
トライステート反転信号Ｔが４４ ＨＩＩレベルの場合
には、通常の２人カアンド回路として動作することにな
る。また、トライステート信号Ｔが“Ｈ′ルベル、トラ
イステート反転信号Ｔが“Ｌ″レベル場合においては、
２つの入力信号に依存することなく、スイッチング信号
（Ａ＞は″“ＨＩＴレベル、スイッチング信号（Ｂ）は
Ｌ ＩＴレベルとなり、前述した如く、出力端子０ＬＪ
Ｔはハイインピーダンス状態となる。
路においては、表３に示すような論理動作を行なうこと
になる。まず、トライステート信号Ｔが゛Ｌ″レベル、
トライステート反転信号Ｔが“Ｈ１１レベルの場合にお
いて、２つの入力信号がともに“′Ｈ″レベルの時には
、スイッチング部１′の発生するスイッチング信号（Ａ
＞及び（Ｂ）はともに″°Ｌ″レベルとなり、前述した
如く、出力端子０ＬＪＴは゛Ｈ″レベルとなる。また、
２つの入力信号のどちらかが゛Ｌ″レベルの時には、ス
イッチング信号（Δ）及び（Ｂ）はともに“Ｈ”レベル
となり、前述した如く、出力端子０ｔＪＴは“Ｌ″レベ
ルなる。即ち、トライステート信号Ｔが゛Ｌ″レベル、
トライステート反転信号Ｔが４４ ＨＩＩレベルの場合
には、通常の２人カアンド回路として動作することにな
る。また、トライステート信号Ｔが“Ｈ′ルベル、トラ
イステート反転信号Ｔが“Ｌ″レベル場合においては、
２つの入力信号に依存することなく、スイッチング信号
（Ａ＞は″“ＨＩＴレベル、スイッチング信号（Ｂ）は
Ｌ ＩＴレベルとなり、前述した如く、出力端子０ＬＪ
Ｔはハイインピーダンス状態となる。
このような構成とすることにより、第１図に示したトラ
イステートバッファ回路からこのトライステートバッフ
ァ回路と同じ効果を有するトライステート２人力アンド
回路を容易に実現することができる。
イステートバッファ回路からこのトライステートバッフ
ァ回路と同じ効果を有するトライステート２人力アンド
回路を容易に実現することができる。
第４図は、この発明のさらに他の実施例に係るトライス
テート２人カオア回路を示す回路図である。その特徴と
しては、前記第１図に示したトライステートバッファ回
路に対して、スイッチング部１のＰＭＯ８１１にＰＭＯ
８３９を直列接続して、Ｎ Ｍ ＯＳ １７ ＧＣＮ
Ｍ ＯＳ ４１ ヲ並列接Ｒｔ ル。
テート２人カオア回路を示す回路図である。その特徴と
しては、前記第１図に示したトライステートバッファ回
路に対して、スイッチング部１のＰＭＯ８１１にＰＭＯ
８３９を直列接続して、Ｎ Ｍ ＯＳ １７ ＧＣＮ
Ｍ ＯＳ ４１ ヲ並列接Ｒｔ ル。
そして、ＰＭ、０８１１及びＮＭＯ８１７のゲート端子
をともに入力端子ＩＮ１に接続して、ＰＭＯ８３９及び
ＮＭＯ８４１のゲート端子をともに入力端子ＩＮ２に接
続して構成されるスイッチング部１′を設けたことにあ
り、他の構成は第１図に示したものと同じである。
をともに入力端子ＩＮ１に接続して、ＰＭＯ８３９及び
ＮＭＯ８４１のゲート端子をともに入力端子ＩＮ２に接
続して構成されるスイッチング部１′を設けたことにあ
り、他の構成は第１図に示したものと同じである。
表４
このようなぽ成におけるトライステート２人力オア回路
においては、表４に示すような論理動作を行なうことに
なる。まず、トライステート信号Ｔが“Ｌ Ｔ！レベル
、トライステート反転信号ＴがＨ”レベルの場合におい
て、２つの入力信号がともにＬ Ｈレベルの時には、ス
イッチング部１の発生するスイッチング信号（Ａ）及び
（Ｂ）はともに°Ｈ′”レベルとなり、前述した如く、
出力端子ＯＵＴは“し”レベルとなる。また、２つの入
力信号のどちらかが“ＨＩＩレベルの時には、スイッチ
ング信号（Ａ）及び（Ｂ）はともに“Ｌ ｔｔレベルと
なり、前述した如く、出力端子０ｔＪＴは“ＨｅＴレベ
ルとなる。即ち、トライステート信号下が“Ｌ Ｉ！レ
ベル、トライステート反転信号Ｔが“Ｈｔ＋レベルの場
合には、通常の２人カオア回路として動作することにな
る。また、トライステート信号Ｔが゛Ｈ″レベル、トラ
イステート反転信号ＴがＬ ＩＩレベルの場合において
は、２つの入力信号に依存することなく、スイッチング
信号（Ａ＞は゛” Ｈ”レベル、スイッチング信号（Ｂ
）は″“Ｌ ＩＩレベルとなり、前述した如く、出力端
子ｏＵ「はハイインピーダンス状態となる。なお、第１
図と同符号のものは同一物を示し、その説明は省略する
。
においては、表４に示すような論理動作を行なうことに
なる。まず、トライステート信号Ｔが“Ｌ Ｔ！レベル
、トライステート反転信号ＴがＨ”レベルの場合におい
て、２つの入力信号がともにＬ Ｈレベルの時には、ス
イッチング部１の発生するスイッチング信号（Ａ）及び
（Ｂ）はともに°Ｈ′”レベルとなり、前述した如く、
出力端子ＯＵＴは“し”レベルとなる。また、２つの入
力信号のどちらかが“ＨＩＩレベルの時には、スイッチ
ング信号（Ａ）及び（Ｂ）はともに“Ｌ ｔｔレベルと
なり、前述した如く、出力端子０ｔＪＴは“ＨｅＴレベ
ルとなる。即ち、トライステート信号下が“Ｌ Ｉ！レ
ベル、トライステート反転信号Ｔが“Ｈｔ＋レベルの場
合には、通常の２人カオア回路として動作することにな
る。また、トライステート信号Ｔが゛Ｈ″レベル、トラ
イステート反転信号ＴがＬ ＩＩレベルの場合において
は、２つの入力信号に依存することなく、スイッチング
信号（Ａ＞は゛” Ｈ”レベル、スイッチング信号（Ｂ
）は″“Ｌ ＩＩレベルとなり、前述した如く、出力端
子ｏＵ「はハイインピーダンス状態となる。なお、第１
図と同符号のものは同一物を示し、その説明は省略する
。
このような構成とすることにより、第１図に示したトラ
イステートバッファ回路から、このトライステートバッ
ファ回路と同じ効果を有するトライステート２人カオア
回路を容易に実現することができる。
イステートバッファ回路から、このトライステートバッ
ファ回路と同じ効果を有するトライステート２人カオア
回路を容易に実現することができる。
第１図はこの発明の一実施例に係るトライステートバッ
ファ回路の回路図、第２図は入力信号に対する出力信号
の遅延時間についてのシュミレーション結果を示す図、
第３図はこの発明の他の実施例に係るトライステート２
人カアンド回路の回路図、第４図はこの発明のさらに他
の実施例に係るトライステート２人カオア回路の回路図
、第５図は一従来例を示すトライステートバッファ回路
の回路図である。 （図の主要な部分を表わす符号の説明）１・・・スイッ
チング部 ３・・・駆動部 ５・・・選択部 ７・・・出力部 第２図 ＠／１１（ｎｓ） 第４図 工 Ｔ 第５図 〒 Ｔ
ファ回路の回路図、第２図は入力信号に対する出力信号
の遅延時間についてのシュミレーション結果を示す図、
第３図はこの発明の他の実施例に係るトライステート２
人カアンド回路の回路図、第４図はこの発明のさらに他
の実施例に係るトライステート２人カオア回路の回路図
、第５図は一従来例を示すトライステートバッファ回路
の回路図である。 （図の主要な部分を表わす符号の説明）１・・・スイッ
チング部 ３・・・駆動部 ５・・・選択部 ７・・・出力部 第２図 ＠／１１（ｎｓ） 第４図 工 Ｔ 第５図 〒 Ｔ
Claims (1)
- コレクタが電源に接続され、エミッタが出力端子に接
続され、ベースが入力端子に接続される第１のＮＰＮ型
のバイポーラトランジスタと、コレクタが前記出力端子
に接続され、エミッタがグランドに接続され、ベースが
反転回路を介して前記入力端子に接続される第２のＮＰ
Ｎ型のバイポーラトランジスタと、所定の制御信号が設
定状態のときには、前記第１のＮＰＮ型のバイポーラト
ランジスタ及び第２のＮＰＮ型のバイポーラトランジス
タのベース端子をグランドに接続する選択回路とを有す
ることを特徴とするトライステートバッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063812A JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
| EP86104309A EP0196113B1 (en) | 1985-03-29 | 1986-03-27 | Tri-state buffer circuit |
| DE8686104309T DE3685356D1 (de) | 1985-03-29 | 1986-03-27 | Tri-state-pufferschaltung. |
| US06/845,540 US4725982A (en) | 1985-03-29 | 1986-03-28 | Tri-state buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063812A JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224621A true JPS61224621A (ja) | 1986-10-06 |
| JPH06103837B2 JPH06103837B2 (ja) | 1994-12-14 |
Family
ID=13240156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063812A Expired - Lifetime JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4725982A (ja) |
| EP (1) | EP0196113B1 (ja) |
| JP (1) | JPH06103837B2 (ja) |
| DE (1) | DE3685356D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| JPS63142719A (ja) * | 1986-12-04 | 1988-06-15 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
| JPS63245015A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | トライステ−ト出力回路 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| US4906866A (en) * | 1987-12-22 | 1990-03-06 | Motorola, Inc. | Output buffer for improving di/dt |
| JP2569113B2 (ja) * | 1988-03-07 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5075885A (en) * | 1988-12-21 | 1991-12-24 | National Semiconductor Corporation | Ecl eprom with cmos programming |
| US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
| JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5371423A (en) * | 1992-12-14 | 1994-12-06 | Siemens Aktiengesellschaft | Tri-state-capable driver circuit |
| US5463326A (en) * | 1993-04-13 | 1995-10-31 | Hewlett-Packard Company | Output drivers in high frequency circuits |
| JPH07160592A (ja) * | 1993-12-03 | 1995-06-23 | Rohm Co Ltd | 半導体メモリ装置 |
| US6590433B2 (en) | 2000-12-08 | 2003-07-08 | Agere Systems, Inc. | Reduced power consumption bi-directional buffer |
| US7259588B2 (en) * | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
| CN101212221B (zh) * | 2006-12-29 | 2010-08-18 | 上海贝岭股份有限公司 | 超低功耗集成电路中的缓冲器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3602733A (en) * | 1969-04-16 | 1971-08-31 | Signetics Corp | Three output level logic circuit |
| JPS5376719A (en) * | 1976-12-20 | 1978-07-07 | Fujitsu Ltd | Output buffer circuit with tri-state control |
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| US4380709A (en) * | 1980-05-15 | 1983-04-19 | Motorola, Inc. | Switched-supply three-state circuit |
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
-
1985
- 1985-03-29 JP JP60063812A patent/JPH06103837B2/ja not_active Expired - Lifetime
-
1986
- 1986-03-27 DE DE8686104309T patent/DE3685356D1/de not_active Expired - Lifetime
- 1986-03-27 EP EP86104309A patent/EP0196113B1/en not_active Expired - Lifetime
- 1986-03-28 US US06/845,540 patent/US4725982A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0196113A3 (en) | 1987-09-02 |
| DE3685356D1 (de) | 1992-06-25 |
| EP0196113A2 (en) | 1986-10-01 |
| EP0196113B1 (en) | 1992-05-20 |
| JPH06103837B2 (ja) | 1994-12-14 |
| US4725982A (en) | 1988-02-16 |
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