JP3616764B2 - 電力をパッドを介して集積回路に供給するための回路構成 - Google Patents

電力をパッドを介して集積回路に供給するための回路構成 Download PDF

Info

Publication number
JP3616764B2
JP3616764B2 JP2001515535A JP2001515535A JP3616764B2 JP 3616764 B2 JP3616764 B2 JP 3616764B2 JP 2001515535 A JP2001515535 A JP 2001515535A JP 2001515535 A JP2001515535 A JP 2001515535A JP 3616764 B2 JP3616764 B2 JP 3616764B2
Authority
JP
Japan
Prior art keywords
pad
integrated circuit
voltage
circuit
supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001515535A
Other languages
English (en)
Other versions
JP2003533069A (ja
Inventor
ハンスゲルト キルヒホフ,
Original Assignee
インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジーズ アクチェンゲゼルシャフト filed Critical インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Publication of JP2003533069A publication Critical patent/JP2003533069A/ja
Application granted granted Critical
Publication of JP3616764B2 publication Critical patent/JP3616764B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Logic Circuits (AREA)

Description

【0001】
本発明は、請求項1の前提部による、電圧をパッドを介して集積回路に供給するための回路構成に関し、また請求項9の前提部による、電圧をパッドを介して集積回路に供給し、かつ構成するための方法に関する。
【0002】
集積回路の開発における最も重要な目的の1つは、貴重なチップ面積を節約することである。集積回路が小さいほど、製造中の1ウェハ当たりの有効な歩留りが高くなる。集積回路を内蔵するチップ筐体はさらなるコスト要因である。この場合、筐体のタイプは原則的に集積回路のパッドまたは端子の数によって決定される。したがって、安価なチップ筐体を使用し得るために、集積回路の開発中にパッドを節約するための努力がなされる。
【0003】
マイクロプロセッサまたは複雑なマイクロコントローラなどの複雑な集積回路においては、存在するパッドの多くが電圧を供給することのみを目的として提供される。しかし、電圧供給を目的としたパッドのいくつかが、安価な筐体の都合に合わせて省かれた場合、電圧供給用の残りのパッドを介しての電流供給量が過度に減少する恐れがあるために、機能障害のリスクが高まり、さらにチップがEMC(電磁場適合性)のために外部の干渉に対してより影響を受けやすくなり、かつ、さらには、チップ自体がより大きな範囲で広がり、そしてこのために電子系統における他のチップまたはコンポーネントを干渉し得る。機能パッドまたはテスト用に提供されるパッドも同様に、まれにではあるが省かれることがある。
【0004】
したがって、本発明の目的は、前述の不利な点を容認することなく、集積回路における電圧供給用パッドの節約を可能にする回路と方法の仕様を定めることである。
【0005】
本発明の目的は請求項1の特徴を有するパッドを介して、集積回路に電圧を供給するための回路構成、および請求項9の特徴を有するパッドを介して電圧を集積回路に供給し、かつ構成する方法によって達成される。従属請求項は、本発明の好適な改良点に関する。
【0006】
本発明は、パッドを介して電圧を集積回路に供給するための回路構成に関するものであって、パッドは集積回路上のシュミットトリガーの入力に接続され、そして集積回路を構成するために提供され、その集積回路は電圧供給を目的として複数の供給電圧を有する。本発明によると、そのパッドはそれぞれのスイッチを介してそれぞれの供給電圧に接続され、かつそのスイッチは少なくとも1つのオンチップ制御信号によって制御される制御回路によってスイッチオンまたはオフされる。
【0007】
多くの集積回路、とりわけ非常に複雑な集積回路において、集積回路を構成するためにいくつかのパッドが提供される。例において、これらのパッドを介して特定の動作モードが設定され得るか、または集積回路が特定のモジュールをテストするためのテストモードに切り替えられ得る。一つの電子システムにおいて、これらのパッドは集積回路の動作中、常に集積回路の供給電圧に接続される。したがって、集積回路を構成するために実際に使われているこれらのパッドは、電圧供給のためにも使用され得る。このことによってパッドの実際の機能が損なわれるのではなく、保持される。しかしながら、集積回路には、構成することを目的として存在するパッドを介してのみ電圧が供給され得る。この目的のために、本発明によると集積回路上には、パッドを集積回路の供給電圧のうちの一つとその都度接続するスイッチがある。このことは有利なことに、電圧供給のためのパッドが節約できるということを意味する。
【0008】
好適には、制御回路はスイッチをそれぞれの駆動回路を介してスイッチオンまたはスイッチオフにする。この駆動回路の入力は、パッドと直接に接続されている。そのためには、制御回路が、スイッチを切り替えるために、パッドに存在する電圧を使用する駆動回路を遮断または解除する。
【0009】
駆動回路の出力は、好適には、集積回路上の供給電圧の一つにそれぞれの抵抗器を介して接続されている。これは引っ張り機能(Pull−Funktion)を生じさせるので、駆動回路はオフの場合でも、駆動出力は所定の電位であり、かつスイッチは所定の方法でスイッチオンまたはオフにされる。
【0010】
とりわけ、スイッチはパワートランジスタとして実施される。集積回路にパッドを介して十分な電流を供給するために、パワートランジスタはパッドを介する高電流にとりわけ適切である。対照的に、単一のトランジスタはパッドを介した起こり得る供給電流を制限するのみである。
【0011】
発明の1つの実施形態において、集積回路は好適には、第1の供給電圧および第2の供給電圧ならびに第1のスイッチおよび第2のスイッチを有する。第1のスイッチはパッドを第1の供給電圧に接続し、第2のスイッチはパッドを第2の供給電圧に接続する。現在、多くの集積回路に、例えば5Vおよび0Vといった2つの供給電圧が供給され、この場合は、発明の実施のためには、スイッチが正確に2個要求され、これらのスイッチは、例えばパッドを5Vおよび0Vに接続する。
【0012】
パッドは好適には、第3のトランジスタの負荷経路および第4のトランジスタの負荷経路を介して、第1の供給電圧および第2の供給電圧それぞれに接続される。第3のトランジスタの制御端子は第2の供給電圧と、そして第4のトランジスタの制御端子は第1の供給電圧と接続されている。本発明の実施形態において、パッドの「フローティング」は回避され、パッドは外部電圧が存在しない限り、所定の電位にある。
【0013】
とりわけ、第1および第2のトランジスタは、MOSトランジスタとして実施される。この実施形態は、集積回路がMOSテクノロジーのみを用いて製造される場合に有利である。あるいは、第1および第2のトランジスタはバイポーラトランジスタとして実施され得る。集積回路がBiCMOS技術を用いて製造される場合、バイポーラトランジスタは電流電源としてとりわけ適切であり、かつ非常に大きな電流に対応できるので、この実施形態は適切である。
【0014】
本発明は、さらに、パッドを介して電圧を集積回路に供給し、かつ構成する方法に関し、この場合、電圧はパッドに存在する。本発明によると、この方法においては、請求項1に記載される集積回路上のパッドを介して集積回路に電圧を供給するための回路構成が提供される。電圧は、集積回路の構成および集積回路への電圧供給のための両方として機能する。さらなる本発明の利点および可能な用途は、図面に関係付けた以下の実施例の説明から明らかである。
【0015】
図1は、集積回路の詳細図である。図は、例えば5Vを流す第1の供給電圧線10を用いて、電圧を集積回路に供給するための第1のパッド、集積回路を構成するための第2のパッド、および集積回路を例えば0Vの電位を有する基準接地電位線11に接続するための第3のパッドを示す。
【0016】
第2のパッドはシュミットトリガー9に接続され、このシュミットトリガーの出力信号13は集積回路の構成のために機能する。この場合、シュミットトリガー9は、第2のパッド上に存在する電圧から、集積回路におけるさらなる処理に適したロジックレベルを発生させる。さらに、シュミットトリガー9は、パッド2における干渉電圧をフィルタリングにより除去する。
【0017】
第2のパッドは、第1のスイッチ4を介して第1の供給電圧線10と接続される。さらに、第2のスイッチ5は、第2のパッドを基準接地電位線11に接続する。
【0018】
第1のスイッチ4は、最初のトライステートインバーター6によって駆動される。第2のスイッチ5は、第2のトライステートインバーター7によって駆動される。第1のトライステートインバーター6および第2のトライステートインバーター7は、制御回路8によって、オンまたはオフにされる。制御回路8は、オンチップシグナル12、例えばRESETシグナルによって駆動される。第1のトライステートインバーター6および第2のトライステートインバーター7の入力は、第2のパッド2と接続される。第1のトライステートインバーター6および第2のトライステートインバーター7の出力はそれぞれ、抵抗器Rを介して、供給電圧線10および基準接地電位線11と接続される。
【0019】
回路構成の動作中、例えば、構成目的の5Vの外部電圧が、第2のパッド2において存在する。この場合、外部電圧は構成のためだけでなく、5Vを用いた集積回路の電圧供給にも使用され得る。制御回路8は、2個のトライステートインバーター6および7をオンにする。外部電圧は、二つのトライステートインバーター6および7の入力において存在する。トライステートインバーター6および7の両方が電圧を反転し、反転された電圧を第1のスイッチ4および第2のスイッチ5のそれぞれに供給する。第1のスイッチ4の入力は、第2のスイッチ5の入力に対して反転されるので、第1のスイッチ4のみのスイッチがオンになり、そして第2のスイッチ5は開放のままである。結果的に、第2のパッド2は供給電圧線10と接続され、そして外部電圧は第2のパッド2と第1のスイッチ4を介して、5Vを集積回路に供給する。集積回路が、第2のパッド2を介して供給されるようには意図されない場合、制御回路8は、2つのトライステートインバーター6および7をオフにする。この場合、抵抗器Rは、第1の供給電圧および基準接地電位が、第1のスイッチ4および第2のスイッチ5のそれぞれの入力において存在するという効果を有する。その後、両方のスイッチは開放となり、第2のパッドと供給電圧線および基準接地電位線との間の接続は切断される。
【0020】
図2は、同様に集積回路の詳細図を示す。第1のパッド61は、例えば、5Vを流す第1の供給電圧線63を用いて集積回路に電圧を供給するために機能する。集積回路は、第3のパッド62を介して基準接地電位と接続される。そのためには、第3のパッドは、集積回路上の基準接地電位線64と接続される。第2のパッド50は、集積回路の構成のために機能する。
【0021】
第2のパッドは、シュミットトリガー60と接続され、シュミットトリガー60の出力信号65は集積回路の内部モジュールに転送され、そこで集積回路の特定の動作モードを設定する。この場合、シュミットトリガー60は、第2のパッド50にある電圧から、集積回路上で使用されるロジックレベルうちの一つに対応するロジックレベルを発生させる。さらに、シュミットトリガー60は、第2のパッド50にある干渉電圧をフィルタリングして除去する。独国特許明細書DE 44 27 015 C1において開示される回路は、とりわけシュミットトリガーとして適切である。
【0022】
第2のパッド50は、第1のp−チャネルMOSトランジスタ53の負荷経路を介して第1の供給電圧線63と接続される。さらに、第1のn−チャネルMOSトランジスタ54の負荷経路は、第2のパッド50を基準接地電位線64に接続する。第1のp−チャネルMOSトランジスタ53および第1のn−チャネルMOSトランジスタ54は、電流を第2のパッド50を介して集積回路に供給するために、パワートランジスタとして設計される。
【0023】
第1のp−チャネルMOSトランジスタ53は、NANDゲート57によって駆動される。第1のn−チャネルMOSトランジスタ54は、NORゲート58によって駆動される。NANDゲート57の第1の入力は、集積回路の「イネーブル」信号66によって駆動される。さらに「イネーブル」信号66は、インバーター59を介してNORゲート58の最初の入力を駆動する。NANDゲート57およびNORゲート58の第2入力は、第2のパッド50と接続されている。「イネーブル」信号66がロジック0の場合、電圧供給は第2のパッド50を介してオフになる。
【0024】
第2のp−チャネルMOSトランジスタ51または第2のn−チャネルMOSトランジスタ52の負荷経路も同様に、第2のパッド50を対応する供給電圧線に接続する。第2のp−チャネルMOSトランジスタ51が回路に配置される場合、第2のp−チャネルMOSトランジスタ51のゲートは、基準接地電位線64と接続されるので、第2のp−チャネルMOSトランジスタ51は常にスイッチオンであり、そして第2のパッド50を所定の電位にする。第2のn−チャネルMOSトランジスタ52が回路内に存在する場合、第2のn−チャネルMOSトランジスタ52のゲートは、基準接地電位線63と接続されるので、第2のp−チャネルMOSトランジスタ52は常にスイッチオンであり、そして第2のパッド50を所定の電位にする。言い換えると、p−チャネルMOSトランジスタ51およびn−チャネルMOSトランジスタ52は、回路内で同時に組み込まれることはなく、むしろ基本の状態を設定することのみが意図される。したがって、シュミットトリガー60のために正のデフォルト値が必要な場合、p−チャネルMOSトランジスタ51が使用される。それ以外の場合は、シュミットトリガー60の負のデフォルト値のためには、チャネルMOSトランジスタ52が使用される。トランジスタ51および52は同時に1つの回路に存在するようなことはないが、これら二つの異型を扱うために、両方のトランジスタ51,52が図2に挿入される。
【0025】
第3のn−チャネルMOSトランジスタ55のゲートおよび第3のp−チャネルMOSトランジスタ56のゲートは、NANDゲート57およびNORゲート58の出力にそれぞれ接続される。そして、どちらの場合もキャパシタンスを形成する。これは、一方で第1のp−チャネルMOSトランジスタ53および第1のn−チャネルMOSトランジスタ56のスイッチオンをそれぞれ遅延し、他方でミラーキャパシタンスとして、供給線63または64の内部干渉/電圧スパイクの正のフィードバックをパワートランジスタ53および54のゲートへそれぞれ生じさせる。ここでミラーキャパシタンスとしての効果は、主に期待された効果である。この結果、パワートランジスタは、さらに大きい程度まで動作状態にされ、そのRDSonをさらに低減するので、内部干渉/電圧スパイクはさらに減衰する。第3のp−チャネルMOSトランジスタ56および第3のn−チャネルMOSトランジスタ55の負荷経路は、基準接地電位線64および供給電圧線63とそれぞれ並列に接続され、そしてミラーキャパシタンスとして作用する。
【0026】
集積回路が、第1のパッド61および第3のパッド62のそれぞれを介して、供給電圧および基準接地電位と接続される場合、「イネーブル」信号66は、まずロジック0であり、そして第1のp−チャネルMOSトランジスタ53および第1のn−チャネルMOSトランジスタ54がオフになる。このように第2パッド50は、集積回路を構成するためだけに機能する。集積回路が動作を開始するとすぐに、「イネーブル」信号66はロジック1に変わる。第2のパッド50における外部電圧にしたがってどのロジックレベルが存在するかによって、NANDゲート57の出力がロジック0(第2のパッド50におけるロジックレベルは1!)に変化し、かつNORゲート58の出力はロジック0に変化するか、またはNANDゲート57の出力がロジック1(第2のパッド50におけるロジックレベルは0!)に変化し、かつNORゲート58の出力がロジック1に変化する。第1のp−チャネルMOSトランジスタ53はオンで、かつ第1のn−チャネルMOSトランジスタ54はオフであり、または第1のp−チャネルMOSトランジスタ53はオフで、かつ第1のn−チャネルMOSトランジスタ54はオンである。同時に、第2のパッド50における外部電圧はシュミットトリガー60を介して集積回路の評価のために転送される。
【0027】
開示された回路構成は、電圧供給目的にだけ使用され得るのではなく、例えば50Ωの同軸線の終端を形成するパッドにも適切である。この場合、終端が原因で消費されたエネルギーは、電圧供給のために利用され得る。このためには、回路構成を、終端化される線が常に真のかつ一定の終端抵抗とみなせるように拡張しなければならない。そして、この抵抗の前後で低下する電圧はオンチップ電圧供給のために使用され得る。
【図面の簡単な説明】
【図1】パッドを介して電圧を集積回路に供給するための回路構成の基本的な実施形態を示す。
【図2】MOS技術を用いて、パッドを介して電圧を集積回路に供給するための回路構成の実用的な具体例を示す。

Claims (9)

  1. 電圧をパッドを介して集積回路に供給するための回路構成であって、該パッド(2;50)は該集積回路上のシュミットトリガー(9;60)の入力に接続され、そして該集積回路を構成するために提供され、該集積回路は電圧供給を目的として複数の供給電圧(10、11;63、64)を有し、
    該パッド(2;50)はそれぞれのスイッチ(4;53)を介してそれぞれの供給電圧(10;63)に接続され、該スイッチ(4、5;53、54)は少なくとも1つのオンチップ制御信号(12;66)によって制御される制御回路(6〜8;57〜59)によってスイッチオンまたはオフされることを特徴とする、回路構成。
  2. 請求項1に記載される回路構成であって、前記制御回路(8;57−59)はそれぞれの前記駆動回路(6、7;57、58)を介して、スイッチ(4、5;53、54)をスイッチオンまたはオフにし、該駆動回路(6、7;57、58)の入力は前記パッド(2)に接続されることを特徴とする、回路構成。
  3. 請求項2に記載の回路構成であって、前記駆動回路(6、7;57、58)の出力が、それぞれの抵抗器(R)を介して供給電圧(10、11;63、64)の1つに接続されることを特徴とする、回路構成。
  4. 請求項2または3のいずれかに記載の回路構成であって、前記スイッチ(4、5;53、54)がパワートランジスタとして実施されることを特徴とする、回路構成。
  5. 請求項1〜4のいずれか1項に記載の回路構成であって、前記集積回路が前記第1の供給電圧(10;63)および前記第2の供給電圧(11;64)ならびに前記第1のスイッチ(4;53)および前記第2のスイッチ(5;54)を有し、該第1のスイッチ(4;53)は、前記パッド(2;50)を該第1の供給電圧(10;63)に、そして該第2のスイッチ(5;54)は該パッド(2;50)を該第2の供給電圧に接続することを特徴とする、回路構成。
  6. 請求項5に記載の回路構成であって、第3トランジスタ(51)の負荷経路および第4トランジスタ(52)の負荷経路を介して、前記パッド(50)が前記第1の供給電圧(63)および前記第2の供給電圧(64)にそれぞれ接続され、該第3トランジスタ(51)の制御端子は該第1の供給電圧(63)に接続され、該第4トランジスタ(52)の制御端子は該第2の供給電圧(64)に接続されることを特徴とする、回路構成。
  7. 請求項6または7のいずれかに記載の回路構成であって、前記第1および第2のトランジスタ(53−54)はMOSトランジスタとして実施されることを特徴とする、回路構成。
  8. 請求項6または7のいずれかに記載の回路構成であって、前記第1および第2のトランジスタ(53−54)はバイポーラトランジスタとして実施されることを特徴とする、回路構成。
  9. パッド(2;50)を介して電圧を集積回路に供給し、かつ構成する方法であって、電圧は該パッド(2;50)に存在し、請求項1に記載の集積回路上のパッドを介して該集積回路に電圧を供給するための回路構成を提供し、かつ電圧は、該集積回路の構成および該集積回路への電圧の供給のために機能することを特徴とする、方法。
JP2001515535A 1999-08-04 2000-08-04 電力をパッドを介して集積回路に供給するための回路構成 Expired - Fee Related JP3616764B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19936606.3 1999-08-04
DE19936606A DE19936606C1 (de) 1999-08-04 1999-08-04 Schaltungsanordnung zur Spannungsversorgung einer integrierten Schaltung über ein Pad mit Konfiguriermöglichkeit der integrierten Schaltung
PCT/EP2000/007605 WO2001011778A1 (de) 1999-08-04 2000-08-04 Schaltungsanordnung zur spannungsversorgung einer integrierten schaltung über ein pad

Publications (2)

Publication Number Publication Date
JP2003533069A JP2003533069A (ja) 2003-11-05
JP3616764B2 true JP3616764B2 (ja) 2005-02-02

Family

ID=7917095

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001515535A Expired - Fee Related JP3616764B2 (ja) 1999-08-04 2000-08-04 電力をパッドを介して集積回路に供給するための回路構成

Country Status (6)

Country Link
US (1) US6580311B2 (ja)
EP (1) EP1201033B1 (ja)
JP (1) JP3616764B2 (ja)
CN (1) CN1263222C (ja)
DE (2) DE19936606C1 (ja)
WO (1) WO2001011778A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10029835C1 (de) * 2000-06-16 2001-10-25 Infineon Technologies Ag Integrierte Schaltung mit Testbetrieb und Testanordnung zum Testen einer integrierten Schaltung
DE10115100A1 (de) * 2001-03-27 2002-10-10 Atmel Germany Gmbh Verfahren zur Vergrößerung des Versorgungsspannungsbereichs einer integrierten Schaltung
US6938235B2 (en) * 2002-11-14 2005-08-30 Cirrus Logic, Inc. Integrated circuit with authomatic pin-strapping configuration
KR100549241B1 (ko) * 2003-11-18 2006-02-03 서창전기통신 주식회사 리셉터클
DE102013207455A1 (de) 2013-04-24 2014-10-30 Brose Fahrzeugteile Gmbh & Co. Kg, Coburg System eines Gebäudes mit mehreren Schließvorrichtungen
CN103716034B (zh) * 2013-12-31 2016-08-17 上海贝岭股份有限公司 一种芯片引脚复用电路
US10162910B2 (en) * 2016-11-03 2018-12-25 GM Global Technology Operations LLC Method and apparatus for configuring wiring
CN108461472B (zh) * 2018-03-29 2019-11-01 江苏聚润硅谷新材料科技有限公司 一种使用引线框键合配置芯片的装置和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
JPS63236407A (ja) * 1987-03-25 1988-10-03 Toshiba Corp 半導体回路
FR2616602B1 (fr) * 1987-06-12 1989-10-13 Thomson Semiconducteurs Circuit de remise sous tension pour circuit integre en technologie mos
US4970408A (en) * 1989-10-30 1990-11-13 Motorola, Inc. CMOS power-on reset circuit
US5039875A (en) * 1989-11-28 1991-08-13 Samsung Semiconductor CMOS power-on reset circuit
US5539338A (en) * 1994-12-01 1996-07-23 Analog Devices, Inc. Input or output selectable circuit pin
JP3491719B2 (ja) * 1995-12-14 2004-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路
US5936447A (en) * 1997-01-02 1999-08-10 Texas Instruments Incorporated Power-up input bias circuit and method
US5991910A (en) * 1997-10-29 1999-11-23 Microchip Technology Incorporated Microcontroller having special mode enable detection circuitry and a method of operation therefore
DE19808525A1 (de) * 1998-02-27 1999-09-02 Siemens Ag Integrierte Schaltung

Also Published As

Publication number Publication date
EP1201033B1 (de) 2005-12-21
DE19936606C1 (de) 2000-10-26
CN1263222C (zh) 2006-07-05
US20020089367A1 (en) 2002-07-11
EP1201033A1 (de) 2002-05-02
CN1369137A (zh) 2002-09-11
JP2003533069A (ja) 2003-11-05
DE50011917D1 (de) 2006-01-26
WO2001011778A1 (de) 2001-02-15
US6580311B2 (en) 2003-06-17

Similar Documents

Publication Publication Date Title
KR100431651B1 (ko) 온칩 종단 회로
JP4502190B2 (ja) レベルシフタ、レベル変換回路及び半導体集積回路
KR950009087B1 (ko) 반도체 집적회로의 출력회로
JPH08237102A (ja) 入出力バッファ回路装置
US6577153B2 (en) Semiconductor integrated circuit
US6335648B1 (en) Circuit using internal pull-up/pull-down resistor during reset
JP3616764B2 (ja) 電力をパッドを介して集積回路に供給するための回路構成
KR930001439B1 (ko) BiCMOS용 출력회로
EP0651513B1 (en) Integrated circuit with bidirectional pin
KR100210557B1 (ko) 모드 설정용 입력 회로
JP3636848B2 (ja) Cmosヒステリシス回路
US7276939B2 (en) Semiconductor integrated circuit
US6222397B1 (en) Output circuit with switching function
US6236234B1 (en) High-speed low-power consumption interface circuit
US6118311A (en) Output circuit capable of suppressing bounce effect
JPH03169119A (ja) 出力回路
US11973499B1 (en) Level shifter with automatic direction sensing
JP4680423B2 (ja) 出力回路
JPH05259880A (ja) 入出力バッファ回路
US6380795B1 (en) Semiconductor integrated circuit
Marian et al. Short circuit protection in dual configurable high side switch
KR0120724B1 (ko) 3-상태 출력 버퍼회로(tri-state output buffer circuit)
JPH04914A (ja) 半導体集積回路装置
JPH0581874A (ja) 出力バツフア回路
JPH04287362A (ja) 半導体素子の入力回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101112

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111112

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111112

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121112

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131112

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees