JPH04914A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04914A JPH04914A JP2102702A JP10270290A JPH04914A JP H04914 A JPH04914 A JP H04914A JP 2102702 A JP2102702 A JP 2102702A JP 10270290 A JP10270290 A JP 10270290A JP H04914 A JPH04914 A JP H04914A
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- Japan
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- lsi
- channel transistor
- drain
- resistance
- transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はゲートアレイに代表されるマスタースライス
ＬＳ４の内、相補型酸化膜半導体（以下ＣＭＯＳと呼ぶ
）で構成されたＬＳＩのＬＳＩ外部への出力回路（以下
出力バッファと呼ぶ）に関するものである。
ＬＳ４の内、相補型酸化膜半導体（以下ＣＭＯＳと呼ぶ
）で構成されたＬＳＩのＬＳＩ外部への出力回路（以下
出力バッファと呼ぶ）に関するものである。
第３図はマスタースライスＬＳＩにおいて、Ｐチャネル
オーブンドレイン出力バッファを構成した従来の構成回
路図である。図において、（ｌ）は内部信号端子、（２
）はそのゲー｝ （２ａ）が内部信号端子（１）に、ソ
ース（２ｂ）は電源端子（３）に、ドレイン（２ｃ）は
ボンディングバッド（４）にそれぞれ接続されているＰ
チャネルトランジスタである。（５）はそのゲート（５
ａ） 、ソース（５ｂ） 、ドレイン（５ｃ）か総て接
地（６）に接続されているＮチャ不ルトランジスタであ
る。
オーブンドレイン出力バッファを構成した従来の構成回
路図である。図において、（ｌ）は内部信号端子、（２
）はそのゲー｝ （２ａ）が内部信号端子（１）に、ソ
ース（２ｂ）は電源端子（３）に、ドレイン（２ｃ）は
ボンディングバッド（４）にそれぞれ接続されているＰ
チャネルトランジスタである。（５）はそのゲート（５
ａ） 、ソース（５ｂ） 、ドレイン（５ｃ）か総て接
地（６）に接続されているＮチャ不ルトランジスタであ
る。
第４図は第３図の構成を持つ出力のＬ Ｓ Ｉ ＋７）
で他のＬＳＩ＋８１を駆動する場合のブロツク図を示す
。ＬＳ Ｉ ＋７１の出力（７ａ）はダンプ抵抗（９）
の一端（９ａ）に、ダンプ抵抗（９）の他端（９ｂ）は
Ｌ Ｓ Ｉ ＋８＋の入力（８ａ）にそれそれ接続され
ている。この接続はＬＳＩ（７）の出力インピーダンス
が低＜ 、 ＬＳＩ ＋８＋の入力インピーダンスが高
い場合に通常一般的に用いられる構成である。
で他のＬＳＩ＋８１を駆動する場合のブロツク図を示す
。ＬＳ Ｉ ＋７１の出力（７ａ）はダンプ抵抗（９）
の一端（９ａ）に、ダンプ抵抗（９）の他端（９ｂ）は
Ｌ Ｓ Ｉ ＋８＋の入力（８ａ）にそれそれ接続され
ている。この接続はＬＳＩ（７）の出力インピーダンス
が低＜ 、 ＬＳＩ ＋８＋の入力インピーダンスが高
い場合に通常一般的に用いられる構成である。
第５図は第４図を電気素子で等価的に示した回路図で、
出力信号源αα，出力（７ａ〕の出力抵抗０υ、ダンプ
抵抗（９）、入力（８ａ）の入力容量■及びＬＳＩ（７
１ ＋８１間の結締インダクタンスａ３が直列に接続さ
れている。なお、出力抵抗ＱｌｌにはＬ Ｓ Ｉ （７
１ ＋８１間の結線の抵抗分をも含んでいる。
出力信号源αα，出力（７ａ〕の出力抵抗０υ、ダンプ
抵抗（９）、入力（８ａ）の入力容量■及びＬＳＩ（７
１ ＋８１間の結締インダクタンスａ３が直列に接続さ
れている。なお、出力抵抗ＱｌｌにはＬ Ｓ Ｉ （７
１ ＋８１間の結線の抵抗分をも含んでいる。
次に動作について説明する。第５図において、Ｌ Ｓ
Ｉ １８１の入力（８ａ）端の電圧は、出力信号源αＧ
が矩形波形のため次（１）式で表わすことができる。
Ｉ １８１の入力（８ａ）端の電圧は、出力信号源αＧ
が矩形波形のため次（１）式で表わすことができる。
ただし、ψ＝ｔａｎ−’ 旦
α
Ｃ：入力容量ａ２ Ｌ＋インダクタンス（１３Ｒ：出力
抵抗σｌ）ｒ：ダンプ抵抗（９） ここで、ダンプ抵抗（９）の抵抗値を適度に調節するこ
とにより、Ｌ Ｓ Ｉ ｔ８＋の入力波形にはオーバー
シュート電圧か加わらないようにできる。
抵抗σｌ）ｒ：ダンプ抵抗（９） ここで、ダンプ抵抗（９）の抵抗値を適度に調節するこ
とにより、Ｌ Ｓ Ｉ ｔ８＋の入力波形にはオーバー
シュート電圧か加わらないようにできる。
従来の半導体集積回路装置は以上のように構成されてい
たので、Ｌ Ｓ Ｉ ＋７１でＬ Ｓ Ｉ ＋８１を駆
動する場合にはダンプ抵抗を必要とし、駆動する本数分
だけダンプ抵抗を必要とし、実装上、必要なダンプ抵抗
の数と、それを実装する基板領域が必要となるという問
題点があった。
たので、Ｌ Ｓ Ｉ ＋７１でＬ Ｓ Ｉ ＋８１を駆
動する場合にはダンプ抵抗を必要とし、駆動する本数分
だけダンプ抵抗を必要とし、実装上、必要なダンプ抵抗
の数と、それを実装する基板領域が必要となるという問
題点があった。
この発明は上記のような問題点を解消するためＫなされ
たもので、実装基板面積及び実装部品点数を削減できる
半導体集積回路装置を得ることを目的とする。
たもので、実装基板面積及び実装部品点数を削減できる
半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、外付けのダンプ
抵抗の代りにＬＳＩ内の出力バッファ内で未使用となっ
ているトランジスタの全部または一部をダンプ抵抗とし
て用いたものである。
抵抗の代りにＬＳＩ内の出力バッファ内で未使用となっ
ているトランジスタの全部または一部をダンプ抵抗とし
て用いたものである。
この発明における半導体集積回路装置は、外付けしなけ
ればならなかったダンプ抵抗を駆ａＬｓＩ内に取り込み
、なおかつ取り込んだ抵抗はＰチャネルオープンドレイ
ン出力バッフ７を構成した時には用いられないＮチャネ
ルトランジスタを用いたので、駆動ＬＳＩのチップ面積
を増加させることなく実装基板面積、実装部品点数が削
減される。
ればならなかったダンプ抵抗を駆ａＬｓＩ内に取り込み
、なおかつ取り込んだ抵抗はＰチャネルオープンドレイ
ン出力バッフ７を構成した時には用いられないＮチャネ
ルトランジスタを用いたので、駆動ＬＳＩのチップ面積
を増加させることなく実装基板面積、実装部品点数が削
減される。
以下、この発明の一実施例を図について説明する。第１
図において、（１）は内部信号端子で、Ｐチャネルトラ
ンジスタ（２）のゲート（２ａ）に接続されている。ソ
ース（２ｂ）は電源端子（３）に、ドレイン（２Ｃ）は
Ｎチャネルトランジスタ（５）のソース（５ｂ）に接続
されている。Ｎチャネルトランジスタ（５）のゲート（
５ａ）は電源端子（３）に、ドレイン（５ｃ）はポンデ
ィングパッド（４）にそれぞれ接続されている。
図において、（１）は内部信号端子で、Ｐチャネルトラ
ンジスタ（２）のゲート（２ａ）に接続されている。ソ
ース（２ｂ）は電源端子（３）に、ドレイン（２Ｃ）は
Ｎチャネルトランジスタ（５）のソース（５ｂ）に接続
されている。Ｎチャネルトランジスタ（５）のゲート（
５ａ）は電源端子（３）に、ドレイン（５ｃ）はポンデ
ィングパッド（４）にそれぞれ接続されている。
この構成を持つＰチャ不ルオーブンドレインバフファに
て他のＬＳＩを駆動する場合には、第２図に示すように
なる。Ｌ Ｓ Ｉ １７１の出力（７ａ）はＬＳＩ１８
１の入力（８ａ） Ｋ直接接続される。
て他のＬＳＩを駆動する場合には、第２図に示すように
なる。Ｌ Ｓ Ｉ １７１の出力（７ａ）はＬＳＩ１８
１の入力（８ａ） Ｋ直接接続される。
この構成での動作は前記従来の等価回路図である第５図
中のダンプ抵抗（９）がゲート（５ａ）が電源端子（３
）に接続されていることにより、常時”ＯＮ”状態にあ
るＮチャネルトランジスタ（５）がそのソース（５ｂ）
、 ドレイン（５ｃ）間に持つトランジスタの°ＯＮ
’抵抗によって置き換ったことと同じであるため、前記
従来のものと全く同じ動作を行う。
中のダンプ抵抗（９）がゲート（５ａ）が電源端子（３
）に接続されていることにより、常時”ＯＮ”状態にあ
るＮチャネルトランジスタ（５）がそのソース（５ｂ）
、 ドレイン（５ｃ）間に持つトランジスタの°ＯＮ
’抵抗によって置き換ったことと同じであるため、前記
従来のものと全く同じ動作を行う。
以上のようにこの発明によれば、従来外付けしていたダ
ンプ抵抗を駆動ＬＳＩの常時“ＯＮ”状態にさせたＮチ
ャネルトランジスタのソース、ドレイン間の“ＯＮ”抵
抗を用いたので、実装基板面積、実装部品点数が削減で
きることにより、実装基板か安価に、また、小型化でき
る効果かある。
ンプ抵抗を駆動ＬＳＩの常時“ＯＮ”状態にさせたＮチ
ャネルトランジスタのソース、ドレイン間の“ＯＮ”抵
抗を用いたので、実装基板面積、実装部品点数が削減で
きることにより、実装基板か安価に、また、小型化でき
る効果かある。
第１図はこの発明の一実施例によるＰチャネルオープン
ドレイン出力バッファの構成回路図・第２図は第１図の
ＬＳＩを用いた時の実装基板上でのＬＳＩ相互の接続ブ
ロック図、第３図は従来のＰチャネルオーブンドレイン
出力バッファの構成回路図、第４図は第３図のＬＳＩを
用いた時の実装基板上でのＬＳＩｍ互の接続ブロック図
、第５図は第４図の電気的等価回路図である。 図において、（２）はＰチャネルトランジスタ、（３）
は電源端子、（４）はポンディングパッド、（５）はＮ
チャネルトランジスタを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第３図 第４図 第１図 円音βｆｇ’ｕ布子 Ｐ＋Ｙネルトランしズ２ ・５源直崩子 ホ゛ノテイ７２ノでット Ｎ＋Ｙ主ルトランン７り 第２図 ７．６ ＳＴ 第５図
ドレイン出力バッファの構成回路図・第２図は第１図の
ＬＳＩを用いた時の実装基板上でのＬＳＩ相互の接続ブ
ロック図、第３図は従来のＰチャネルオーブンドレイン
出力バッファの構成回路図、第４図は第３図のＬＳＩを
用いた時の実装基板上でのＬＳＩｍ互の接続ブロック図
、第５図は第４図の電気的等価回路図である。 図において、（２）はＰチャネルトランジスタ、（３）
は電源端子、（４）はポンディングパッド、（５）はＮ
チャネルトランジスタを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第３図 第４図 第１図 円音βｆｇ’ｕ布子 Ｐ＋Ｙネルトランしズ２ ・５源直崩子 ホ゛ノテイ７２ノでット Ｎ＋Ｙ主ルトランン７り 第２図 ７．６ ＳＴ 第５図
Claims (1)
- ＣＭＯＳマスタースライスＬＳＩにおいて、出力バッフ
ァをＬＳＩ内の信号線により制御されるトランジスタと
、ゲート電位が固定されたトランジスタの全部または一
部を直結させて構成したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102702A JPH04914A (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102702A JPH04914A (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04914A true JPH04914A (ja) | 1992-01-06 |
Family
ID=14334596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102702A Pending JPH04914A (ja) | 1990-04-18 | 1990-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518799A (ja) * | 1999-12-22 | 2003-06-10 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 小さな高調波成分を有する低電力信号ドライバ |
| KR100821215B1 (ko) * | 2007-02-14 | 2008-04-11 | 주식회사 동양플렉스 | 천장 스프링클러의 헤드 보호장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319915A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01228214A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | 半導体集積回路 |
-
1990
- 1990-04-18 JP JP2102702A patent/JPH04914A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319915A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01228214A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518799A (ja) * | 1999-12-22 | 2003-06-10 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 小さな高調波成分を有する低電力信号ドライバ |
| JP4819275B2 (ja) * | 1999-12-22 | 2011-11-24 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 小さな高調波成分を有する低電力信号ドライバ |
| KR100821215B1 (ko) * | 2007-02-14 | 2008-04-11 | 주식회사 동양플렉스 | 천장 스프링클러의 헤드 보호장치 |
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