JPS6271325A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6271325A JPS6271325A JP60210581A JP21058185A JPS6271325A JP S6271325 A JPS6271325 A JP S6271325A JP 60210581 A JP60210581 A JP 60210581A JP 21058185 A JP21058185 A JP 21058185A JP S6271325 A JPS6271325 A JP S6271325A
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- JP
- Japan
- Prior art keywords
- circuit
- switching time
- output buffer
- semiconductor integrated
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ発明の技術分野〕
本発明は半導体集積回路に係り、特にゲートアレイ、メ
モリ、マイクロプロセッサ等の多ビン高速大規模ディジ
タル集積回路において出力バッファのスイッチングノイ
ズを低減するに好適な半導体集積回路に関する。
モリ、マイクロプロセッサ等の多ビン高速大規模ディジ
タル集積回路において出力バッファのスイッチングノイ
ズを低減するに好適な半導体集積回路に関する。
Ｃ発明の技術的背賑とその問題点）
近年、ＬＳＩの高速化、多ビン化に伴って、出力バッフ
７の同時スイッチングに起因するノイズマージンの低下
は大きな問題となっている。この様な問題点に対処する
には、出力バッファのスイッチング時間を制限するのが
比較的効果的である。
７の同時スイッチングに起因するノイズマージンの低下
は大きな問題となっている。この様な問題点に対処する
には、出力バッファのスイッチング時間を制限するのが
比較的効果的である。
ところが、一般に半導体集積回路のスイッチング時間は
、設計、製造された時点で素子固有の値が決まってしま
い、外部からそのスイッチング時間を制御することはで
きない。このため、ノイズ低減対策としては、多層基板
を用いる等の実装技術に頼る方法を採るしかないが、こ
れらの方法は一般に高価である。特に、ＬＳＩの実装後
にノイズの問題が発生した場名、実装条件を変更する必
要があるが、ノイズマージンの確保のための実装条件の
改善、例えば電源やグランドの引き回しの改善には多大
なコストと時間が必要になる場合が多く、簡単な解決は
難しい。
、設計、製造された時点で素子固有の値が決まってしま
い、外部からそのスイッチング時間を制御することはで
きない。このため、ノイズ低減対策としては、多層基板
を用いる等の実装技術に頼る方法を採るしかないが、こ
れらの方法は一般に高価である。特に、ＬＳＩの実装後
にノイズの問題が発生した場名、実装条件を変更する必
要があるが、ノイズマージンの確保のための実装条件の
改善、例えば電源やグランドの引き回しの改善には多大
なコストと時間が必要になる場合が多く、簡単な解決は
難しい。
また、半導体集積回路のスイッチング時間は電源電圧、
周囲温度、負荷条件等によっても変ａするため、ノイズ
発生もこれらの条件によって変動し、システム稼動中に
問題となってしまうこともある。
周囲温度、負荷条件等によっても変ａするため、ノイズ
発生もこれらの条件によって変動し、システム稼動中に
問題となってしまうこともある。
かかる問題点に対処するため、特開昭５９−４２３４号
に示されるように、出力バッファのスイッチング時間を
制限して、同時スイッチングに起因するノイズの発生を
抑制する技術が知られている。しかし、同じ半導体集積
回路でも使用目的によって高速スイッチングが要求され
る場合と、そうでない場合があり、単純にスイッチング
時間を制限するだけでは各種の多様な要求に応えること
はできない。つまり、従来の半導体集積回路は、出力バ
ッフ１のスイッチング時間の制御を外部から行なうこと
ができないため、ゲートアレイ等のセミカスタム集積回
路等において、ノイズに起因する誤ｖ１作が生じた場合
等、対策に多大な時間とコストを必要とするという問題
点があった。
に示されるように、出力バッファのスイッチング時間を
制限して、同時スイッチングに起因するノイズの発生を
抑制する技術が知られている。しかし、同じ半導体集積
回路でも使用目的によって高速スイッチングが要求され
る場合と、そうでない場合があり、単純にスイッチング
時間を制限するだけでは各種の多様な要求に応えること
はできない。つまり、従来の半導体集積回路は、出力バ
ッフ１のスイッチング時間の制御を外部から行なうこと
ができないため、ゲートアレイ等のセミカスタム集積回
路等において、ノイズに起因する誤ｖ１作が生じた場合
等、対策に多大な時間とコストを必要とするという問題
点があった。
本発明は上記従来技術の問題点を解消するためになされ
たもので、出力バッフ１の同時スイッチングに起因する
ノイズ問題を、実装後においても容易に回避できるよう
にした半導体集積回路を提供することを目的とする。
たもので、出力バッフ１の同時スイッチングに起因する
ノイズ問題を、実装後においても容易に回避できるよう
にした半導体集積回路を提供することを目的とする。
上記の目的を達成するため本発明は、入力端子を出力端
子に接続するバッファ回路と、バッファ回路の出力端と
入力端の間に介挿された帰還回路と、帰還回路の帰還量
を制御することによってバッファ回路のスイッチング時
間を制御ｌする制御回路とを備え、これによって出カバ
ソファのスイッチング時間を外部より制御できるように
して、使用目的や実装条件に適合させ得るようにした半
導体集積回路を提供するものである。
子に接続するバッファ回路と、バッファ回路の出力端と
入力端の間に介挿された帰還回路と、帰還回路の帰還量
を制御することによってバッファ回路のスイッチング時
間を制御ｌする制御回路とを備え、これによって出カバ
ソファのスイッチング時間を外部より制御できるように
して、使用目的や実装条件に適合させ得るようにした半
導体集積回路を提供するものである。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係る半導体集積回路の回路
構成図である。出力端子８に接続される出力バッファは
Ｐ−ｃｈトランジスタ６とＮ−ｃｈｈランジスタフのコ
ンプリメンタリ接続によって構成される。この出力バッ
ファに対しては、入力端子１からの信号がプリバッファ
２を介して入力される。出力バッファの出力と入力の間
には負帰還制（社）トランジスタ４並びにコンデンサ５
の直列回路が接続され、トランジスタ４の入力にはスイ
ッチング時間制御用の入力信号３が接続される。
構成図である。出力端子８に接続される出力バッファは
Ｐ−ｃｈトランジスタ６とＮ−ｃｈｈランジスタフのコ
ンプリメンタリ接続によって構成される。この出力バッ
ファに対しては、入力端子１からの信号がプリバッファ
２を介して入力される。出力バッファの出力と入力の間
には負帰還制（社）トランジスタ４並びにコンデンサ５
の直列回路が接続され、トランジスタ４の入力にはスイ
ッチング時間制御用の入力信号３が接続される。
かかる構成において、出力バッファのスイッチング速度
はトランジスタ６．７の特性によって決定されるが、更
にトランジスタ４、コンデンサ５から成る負帰還回路の
帰還量を制御信号３で制御することにより、全体的なス
イッチ〉グ簡間を制御することができる。
はトランジスタ６．７の特性によって決定されるが、更
にトランジスタ４、コンデンサ５から成る負帰還回路の
帰還量を制御信号３で制御することにより、全体的なス
イッチ〉グ簡間を制御することができる。
すなわち、制御信号３をハイレベルとするとトランジス
タ４がオンとなり、負帰還回路が形成されて出力バッフ
ァの利得が下がる。その結果、出力バッファのスイッチ
ング時間は長くなる。一方、制御信号３をロウレベルと
するとトランジスタ４がオフとなり、負帰還回路が外れ
るため、出力バッファぽトランジスタ６．７の特性で決
まる通常のスイッチング速度で動作することとなる。
タ４がオンとなり、負帰還回路が形成されて出力バッフ
ァの利得が下がる。その結果、出力バッファのスイッチ
ング時間は長くなる。一方、制御信号３をロウレベルと
するとトランジスタ４がオフとなり、負帰還回路が外れ
るため、出力バッファぽトランジスタ６．７の特性で決
まる通常のスイッチング速度で動作することとなる。
更に、制御信号３のレベルを変えることにより、負帰還
回路の帰還量が変化するため出力バッファの利得が制御
され、スイッチング時間を電気的に任意のｍに制御する
ことができる。
回路の帰還量が変化するため出力バッファの利得が制御
され、スイッチング時間を電気的に任意のｍに制御する
ことができる。
第２図は第１図に例示した回路を複数個並置して構成し
た出力バッフ７回路のブロック図である。
た出力バッフ７回路のブロック図である。
同図に示すように、スイッチング時間の制御人力Ｃ０Ｎ
Ｔを有する出力バッファＢｌ、Ｂ２．・・・ＢＮを複数
個並置し、各制御人力Ｃ０ＮＴにはバッファＢを介して
制御端子Ｃよりスイッチング時間の制御信号が入力され
る。その結果、複数個の入力信号１１．１２．・・・Ｉ
Ｎは出力端子０１゜０２、・・・ＯＮに送出されるに当
り、スイッチング時間を任意に制御できる。その結末、
ノイズ条件を外部より容易に変化させることが可能とな
り、同時スイッチングに起因するノイズ問題を容易に解
消することができる。
Ｔを有する出力バッファＢｌ、Ｂ２．・・・ＢＮを複数
個並置し、各制御人力Ｃ０ＮＴにはバッファＢを介して
制御端子Ｃよりスイッチング時間の制御信号が入力され
る。その結果、複数個の入力信号１１．１２．・・・Ｉ
Ｎは出力端子０１゜０２、・・・ＯＮに送出されるに当
り、スイッチング時間を任意に制御できる。その結末、
ノイズ条件を外部より容易に変化させることが可能とな
り、同時スイッチングに起因するノイズ問題を容易に解
消することができる。
本発明は上記の実施例に限定されるものでない。
例えば第１図において、キャパシタ５を抵抗に置き換え
てもよく、あるいは抵抗とインダクタンス等に置き換え
てもよい。要するに、帰還ωを制電して利得を下げれる
ものであればいかなるものでもよい。また、スイッチン
グのためのトランジスタ４はＮ−ｃｈタイプであっても
よい。さらに、プリバッファを２段にしてその入力側に
帰還回路の一方の端子を接続するようにしてもよい。
てもよく、あるいは抵抗とインダクタンス等に置き換え
てもよい。要するに、帰還ωを制電して利得を下げれる
ものであればいかなるものでもよい。また、スイッチン
グのためのトランジスタ４はＮ−ｃｈタイプであっても
よい。さらに、プリバッファを２段にしてその入力側に
帰還回路の一方の端子を接続するようにしてもよい。
以上述べたように本発明によれば、出力バッフ？のスイ
ッチング時間を外部から与える電気信号によって容易に
変化させることができるような制御回路を設けるだけで
、スイッチング時間をプログラマブルに制御でき、従っ
て実装条件や使用条件に対して少ない制約で、短時間且
つローコス１〜にノイズ対策を実現し４する半導体集積
回路を得ることができる。
ッチング時間を外部から与える電気信号によって容易に
変化させることができるような制御回路を設けるだけで
、スイッチング時間をプログラマブルに制御でき、従っ
て実装条件や使用条件に対して少ない制約で、短時間且
つローコス１〜にノイズ対策を実現し４する半導体集積
回路を得ることができる。
第１図は本発明の一実施例に係る半導体集積回路の回路
構成図、第２図は第１図に例示した回路を複数個並置し
て構成した出力バッファ回路のブロック図である。 １・・・入力信号、２・・・プリバッファ、３・・・制
御信号、４，６．７・・・トランジスタ、５・・・帰還
用コンデンサ、８・・・出力端子。 出願人代理人 佐 藤 −雄 第 １ 図
構成図、第２図は第１図に例示した回路を複数個並置し
て構成した出力バッファ回路のブロック図である。 １・・・入力信号、２・・・プリバッファ、３・・・制
御信号、４，６．７・・・トランジスタ、５・・・帰還
用コンデンサ、８・・・出力端子。 出願人代理人 佐 藤 −雄 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、バッファ回路の出力端子を介して信号を外部に出力
する半導体集積回路において、前記バッファ回路の出力
端と入力端の間に介挿された帰還回路と、この帰還回路
の帰還量を制御することによって前記バッファ回路のス
イッチング時間を制御する制御回路とを備えることを特
徴とする半導体集積回路。 ２、前記帰還回路はキャパシタを有する特許請求の範囲
第１項記載の半導体集積回路。 ３、前記制御回路は前記帰還回路に直列接続されたトラ
ンジスタと、このトランジスタのゲートに制御信号を入
力する手段とを有する特許請求の範囲第１項又は第２項
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210581A JPS6271325A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210581A JPS6271325A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271325A true JPS6271325A (ja) | 1987-04-02 |
Family
ID=16591682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210581A Pending JPS6271325A (ja) | 1985-09-24 | 1985-09-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271325A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100816A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | 出力バツフア回路 |
| JPS63208321A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| JPH02119443A (ja) * | 1988-10-28 | 1990-05-07 | Nissan Motor Co Ltd | パルス伝送用出力バッファ回路 |
| WO1991020130A1 (en) * | 1990-06-20 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Output buffer circuit |
| US5334889A (en) * | 1990-06-20 | 1994-08-02 | Oki Electric Industry, Co., Ltd. | CMOS output buffer circuit with less noise |
| JP2555299B2 (ja) * | 1990-06-20 | 1996-11-20 | 沖電気工業株式会社 | 出力バッファ回路 |
| JP2016165114A (ja) * | 2016-03-24 | 2016-09-08 | インテル コーポレイション | 負荷に依存しないバッファを改善するための方法及び装置 |
-
1985
- 1985-09-24 JP JP60210581A patent/JPS6271325A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100816A (ja) * | 1986-10-17 | 1988-05-02 | Hitachi Ltd | 出力バツフア回路 |
| JPS63208321A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| JPH02119443A (ja) * | 1988-10-28 | 1990-05-07 | Nissan Motor Co Ltd | パルス伝送用出力バッファ回路 |
| JP2583294B2 (ja) * | 1988-10-28 | 1997-02-19 | 日産自動車株式会社 | パルス伝送用出力バッファ回路 |
| WO1991020130A1 (en) * | 1990-06-20 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Output buffer circuit |
| US5334889A (en) * | 1990-06-20 | 1994-08-02 | Oki Electric Industry, Co., Ltd. | CMOS output buffer circuit with less noise |
| JP2555299B2 (ja) * | 1990-06-20 | 1996-11-20 | 沖電気工業株式会社 | 出力バッファ回路 |
| JP2016165114A (ja) * | 2016-03-24 | 2016-09-08 | インテル コーポレイション | 負荷に依存しないバッファを改善するための方法及び装置 |
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