JPS63100816A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPS63100816A JPS63100816A JP61245247A JP24524786A JPS63100816A JP S63100816 A JPS63100816 A JP S63100816A JP 61245247 A JP61245247 A JP 61245247A JP 24524786 A JP24524786 A JP 24524786A JP S63100816 A JPS63100816 A JP S63100816A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- buffer circuit
- output buffer
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims description 24
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はＭＯＳ ＶＬＳＩの出力バッファ回路に係り、
特に出力信号切換時に発生するノイズを抑制するように
切換速度を変更できる出力バッファ回路に関する。 〔従来の技術〕 一般ＭＯ３ＶＬＳＩ出力バツファ回路において出力信号
が、１，５速に切り換わるとクロストークノイズや電源
ノイズが発生し、誤力作の原因となる。 Ｃを出力端子に接続する配線とこの配線に隣接すｔ ｔ に流れる電流の変化量とすると、グロストークノｄｔ
ｄｔ比例し、両者とも切
換速度の高速化とともに大きくなる。したがって、これ
らのノイズが許容値を越える場合には特開昭６０−６２
７２５ 号のように出力バッファ回路にミラー積分回路
を内包させ、出力信号の切換時に発生するノイズを押え
ていた。 〔発明が解決しようとする問題点〕 上記従来技術は、ミラー積分回路内のコンデンサの大き
さを自由に変えることが困難であるので、最悪のケース
を考えて設計した容量をつけることになり、高速化の妨
げとなる場合があった。 本発明の目的は、出力信号の切換速度を出力信号の切換
時に発生するノイズの大きさに応じて変更することによ
り、高速な回路の設計を可能にすることにある。 〔問題点を解決するための手段〕 上記目的は、コンデンサと、コンデンサが接続している
ゲート電極間に新たに制御用トランジスタを設け、この
制御用トランジスタのゲートを位を適切に与えることに
より、達成される。
特に出力信号切換時に発生するノイズを抑制するように
切換速度を変更できる出力バッファ回路に関する。 〔従来の技術〕 一般ＭＯ３ＶＬＳＩ出力バツファ回路において出力信号
が、１，５速に切り換わるとクロストークノイズや電源
ノイズが発生し、誤力作の原因となる。 Ｃを出力端子に接続する配線とこの配線に隣接すｔ ｔ に流れる電流の変化量とすると、グロストークノｄｔ
ｄｔ比例し、両者とも切
換速度の高速化とともに大きくなる。したがって、これ
らのノイズが許容値を越える場合には特開昭６０−６２
７２５ 号のように出力バッファ回路にミラー積分回路
を内包させ、出力信号の切換時に発生するノイズを押え
ていた。 〔発明が解決しようとする問題点〕 上記従来技術は、ミラー積分回路内のコンデンサの大き
さを自由に変えることが困難であるので、最悪のケース
を考えて設計した容量をつけることになり、高速化の妨
げとなる場合があった。 本発明の目的は、出力信号の切換速度を出力信号の切換
時に発生するノイズの大きさに応じて変更することによ
り、高速な回路の設計を可能にすることにある。 〔問題点を解決するための手段〕 上記目的は、コンデンサと、コンデンサが接続している
ゲート電極間に新たに制御用トランジスタを設け、この
制御用トランジスタのゲートを位を適切に与えることに
より、達成される。
クロストークノイズや？ｔｔｆｉノイズを小さくする場
合には、制御用トランジスタを流れろ電流が大きくなる
ようなゲート電位を与えることにより、出力信号の切換
速度は遅くなる。反対に、ノイズを大きくできる場合に
は、ヤＪ御用トランジスタを流れる電流が小さくなるよ
うなゲート１位を与えることにより、出力信号の切換速
度は速くなる。 このことから、ノイズが許容ｌｌｌ１！囲内になるよう
に、制御用トランジスタのゲート電位を適切にケえるこ
とにより、切換時に発生するノイズが許容値以下でかつ
高速な出力信号が得られる。 〔実施例〕 以下、本発明の一実施例を第１図により説明する。第１
図において１００はｎ Ｍ ＯＳで構成した出力バッフ
ァ回路の最終段であり、１，２は出力トランジスタ４，
５のゲート端子、３は出力トランジスタの出力端子であ
る。出力トランジスタ４はソース端子を出力端子３に、
ドレイン端子を電源Ｖｏｏに接続している。出力トラン
ジスタ５はソース端子をグランド端子に、ドレイン端子
を出力端子３に接続している。６はコンデンサ、７は制
御用トランジスタである。１０１は制御用トランジスタ
７のゲート端子８に電位を与える制御電圧発生回路であ
り、複数の出力バッファの制御用トランジスタ７のゲー
ト端子を接続できるので、１チツプに１回路以上あれば
よい、Ｒ１，Ｒ２は抵抗であるが、ゲート端子を電源に
接続したｎＭＯ５トランジスタまたはゲート端子をグラ
ンドに接続したｐＭＯＳトランジスタであってもよい。 次に第１図に示した回路の動作を第２図を用いて説明す
る。第２図は出力端子３の出力波形であり、縦軸は出力
端ｒ３の出力電位、横軸は時間である。３１はゲート端
子８が１０の位置にある場合の波形で、制御用トランジ
スタ７がオフとなり切換速度は最小となる。３３はゲー
ト端子８が９の位置にある場合の波形で、制御用トラン
ジスタ７がオンとなり切換速度は最大となる。３２はゲ
ート端子８がＲ１とＲ２の間に接続された場合の波形で
あり、トランジスタ７のゲート電位は形３３の間の切換
速度を得ることができる。また、９．１０に限りゲート
端子８を接続する場合には、信号発生回路１０１を設け
ず、直接、電源配線あるいはグランド配線に接続すれば
よい。 ここでＲ１，Ｒ２は拡散抵抗や、多結晶シリコン層によ
り形成された抵抗のように高抵抗なものを用い、定常電
流を小さくする。この抵抗上の任意の位置にゲート端子
８の配線を接続することによりＲ１，Ｒ２を決定できる
ので、マスタスライス方式のように配線層だけを変更す
る方式でも採用することができる。また、抵抗上に接続
するゲート端子８の配線を複数本並列に用意し、チップ
完成後、レーザ加工装置等により配線を切断しゲート端
子８に与える電位を選択することもできる。 第３図は制御信号発生回路１０】のＲ１，Ｒ２をトラン
ジスタＴｌ、Ｔ２．Ｔ３で構成したものである。１２は
トランジスタＴ１のＥ ｒａｂｌｓ入力端子であり、低
レベルを入力したときにトランジスタＴ１はオフとなり
、チップテスト時等で電流が流れないようにしである。 ゲート端子８は９゜１１．１０にも接続可能であり、制
御用トランジスタ７のゲート電位の選択枝数に合わせて
制御信号発生回路内のトランジスタ数を増減すればよい
。 第５図はゲート端子８の電位をチップ使用時でも変更可
能とした制御信号発生回路である。２ビツトの制御信号
Ｓｔ、８２を２ビツトのデコーダ２５に入力し制御信号
線２１〜２４のうち１本を高レベルにする。高レベルと
なった制御信号をゲート端子とするトランジスタはオン
となることがら制御用トランジスタ７のゲート電位を４
段階で選択できる。制御信号のビット数、制御電圧発生
回路の抵抗およびトランジスタの数を増やせば、さらに
細かい選択ができる。 なお、第３図、第５図ではＮＭｏ５トランジスタを例に
したが、ＰＭＯＳトランジスタでもよいことは自明であ
る。また、出力バッファ回路の最終段が第４図のような
ＣＭＯＳトランジスタであっても本発明は適用できる。 さらに、実施例ではＭＯＳトランジスタを例として掲げ
たが、本発明はバイポーラトランジスタであっても実施
できることは当然である。 〔発明の効果〕 本発明によれば、簡単に出力バッファ回路の出力信号の
切換時間を変更することができるので、必要十分な切換
速度を設定できかつ切換時に発生するノイズによる誤動
作を防止することができる。
合には、制御用トランジスタを流れろ電流が大きくなる
ようなゲート電位を与えることにより、出力信号の切換
速度は遅くなる。反対に、ノイズを大きくできる場合に
は、ヤＪ御用トランジスタを流れる電流が小さくなるよ
うなゲート１位を与えることにより、出力信号の切換速
度は速くなる。 このことから、ノイズが許容ｌｌｌ１！囲内になるよう
に、制御用トランジスタのゲート電位を適切にケえるこ
とにより、切換時に発生するノイズが許容値以下でかつ
高速な出力信号が得られる。 〔実施例〕 以下、本発明の一実施例を第１図により説明する。第１
図において１００はｎ Ｍ ＯＳで構成した出力バッフ
ァ回路の最終段であり、１，２は出力トランジスタ４，
５のゲート端子、３は出力トランジスタの出力端子であ
る。出力トランジスタ４はソース端子を出力端子３に、
ドレイン端子を電源Ｖｏｏに接続している。出力トラン
ジスタ５はソース端子をグランド端子に、ドレイン端子
を出力端子３に接続している。６はコンデンサ、７は制
御用トランジスタである。１０１は制御用トランジスタ
７のゲート端子８に電位を与える制御電圧発生回路であ
り、複数の出力バッファの制御用トランジスタ７のゲー
ト端子を接続できるので、１チツプに１回路以上あれば
よい、Ｒ１，Ｒ２は抵抗であるが、ゲート端子を電源に
接続したｎＭＯ５トランジスタまたはゲート端子をグラ
ンドに接続したｐＭＯＳトランジスタであってもよい。 次に第１図に示した回路の動作を第２図を用いて説明す
る。第２図は出力端子３の出力波形であり、縦軸は出力
端ｒ３の出力電位、横軸は時間である。３１はゲート端
子８が１０の位置にある場合の波形で、制御用トランジ
スタ７がオフとなり切換速度は最小となる。３３はゲー
ト端子８が９の位置にある場合の波形で、制御用トラン
ジスタ７がオンとなり切換速度は最大となる。３２はゲ
ート端子８がＲ１とＲ２の間に接続された場合の波形で
あり、トランジスタ７のゲート電位は形３３の間の切換
速度を得ることができる。また、９．１０に限りゲート
端子８を接続する場合には、信号発生回路１０１を設け
ず、直接、電源配線あるいはグランド配線に接続すれば
よい。 ここでＲ１，Ｒ２は拡散抵抗や、多結晶シリコン層によ
り形成された抵抗のように高抵抗なものを用い、定常電
流を小さくする。この抵抗上の任意の位置にゲート端子
８の配線を接続することによりＲ１，Ｒ２を決定できる
ので、マスタスライス方式のように配線層だけを変更す
る方式でも採用することができる。また、抵抗上に接続
するゲート端子８の配線を複数本並列に用意し、チップ
完成後、レーザ加工装置等により配線を切断しゲート端
子８に与える電位を選択することもできる。 第３図は制御信号発生回路１０】のＲ１，Ｒ２をトラン
ジスタＴｌ、Ｔ２．Ｔ３で構成したものである。１２は
トランジスタＴ１のＥ ｒａｂｌｓ入力端子であり、低
レベルを入力したときにトランジスタＴ１はオフとなり
、チップテスト時等で電流が流れないようにしである。 ゲート端子８は９゜１１．１０にも接続可能であり、制
御用トランジスタ７のゲート電位の選択枝数に合わせて
制御信号発生回路内のトランジスタ数を増減すればよい
。 第５図はゲート端子８の電位をチップ使用時でも変更可
能とした制御信号発生回路である。２ビツトの制御信号
Ｓｔ、８２を２ビツトのデコーダ２５に入力し制御信号
線２１〜２４のうち１本を高レベルにする。高レベルと
なった制御信号をゲート端子とするトランジスタはオン
となることがら制御用トランジスタ７のゲート電位を４
段階で選択できる。制御信号のビット数、制御電圧発生
回路の抵抗およびトランジスタの数を増やせば、さらに
細かい選択ができる。 なお、第３図、第５図ではＮＭｏ５トランジスタを例に
したが、ＰＭＯＳトランジスタでもよいことは自明であ
る。また、出力バッファ回路の最終段が第４図のような
ＣＭＯＳトランジスタであっても本発明は適用できる。 さらに、実施例ではＭＯＳトランジスタを例として掲げ
たが、本発明はバイポーラトランジスタであっても実施
できることは当然である。 〔発明の効果〕 本発明によれば、簡単に出力バッファ回路の出力信号の
切換時間を変更することができるので、必要十分な切換
速度を設定できかつ切換時に発生するノイズによる誤動
作を防止することができる。
第１図は本発明の一実施例の出力バッファ回路を示す図
、第２図はその出力波形を示す図、第３図・第５図は第
１図中の制御電圧発生回路の他の実施例を示す図、第４
図は、第１図中の出力バッファ回路の最終段の他の実施
例を示す図である。 １．２・・・入力端子、３・・・出方端子、４，５．７
・・・トランジスタ、６・・・コンデンサ、Ｒ１，Ｒ２
・・・抵抗、１００・・・出力バッファ回路の最終段、
１０１・・・制御信号発生回路。 （’（：ｌ’ｆ！Ａ□ヤ７４１，１１、カニ′）臀１図 斗２図 晴間 第３図 埠ヰ図
、第２図はその出力波形を示す図、第３図・第５図は第
１図中の制御電圧発生回路の他の実施例を示す図、第４
図は、第１図中の出力バッファ回路の最終段の他の実施
例を示す図である。 １．２・・・入力端子、３・・・出方端子、４，５．７
・・・トランジスタ、６・・・コンデンサ、Ｒ１，Ｒ２
・・・抵抗、１００・・・出力バッファ回路の最終段、
１０１・・・制御信号発生回路。 （’（：ｌ’ｆ！Ａ□ヤ７４１，１１、カニ′）臀１図 斗２図 晴間 第３図 埠ヰ図
Claims (1)
- 【特許請求の範囲】 １、第１のトランジスタの第１の端子と、第２のトラン
ジスタの第２の端子を接続して出力端子とした出力バッ
ファ回路において、上記出力端子と上記第１または第２
のトランジスタの第３の端子の間にコンデンサ及び制御
用トランジスタを直列に接続し、上記制御用トランジス
タの制御用端子に電位を与えることにより、上記出力端
子からの出力信号の切換速度を設定可能としたことを特
徴とする出力バッファ回路。 ２、特許請求の範囲第１項記載の出力バッファ回路にお
いて、上記第１のトランジスタはｎＭＯＳトランジスタ
であり、上記第２のトランジスタはｎＭＯＳトランジス
タであり、上記第１の端子は上記第１のトランジスタの
ソース端子であり、上記第２の端子は上記第２のトラン
ジスタのドレイン端子であり、上記制御用端子は上記制
御用トランジスタのゲート端子であることを特徴とする
出力バッファ回路。 ３、特許請求の範囲第１項記載の出力バッファ回路にお
いて、上記第１のトランジスタはｐＭＯＳトランジスタ
であり、上記第２のトランジスタはｎＭＯＳトランジス
タであり、上記第１の端子は上記第１のトランジスタの
ドレイン端子であり、上記第２の端子は上記第２のトラ
ンジスタのドレイン端子であり、上記制御用端子は上記
制御用トランジスタのゲート端子であり、上記第１及び
第２のトランジスタのゲート端子は共通のゲート端子で
あることを特徴とする出力バッファ回路。 ４、特許請求の範囲第１項、第２項または第３項記載の
出力バッファ回路において、上記制御用端子には半導体
チップ上の電源線を接続したことを特徴とする出力バッ
ファ回路。５、特許請求の範囲第１項、第２項または第
３項記載の出力バッファ回路において、上記制御用端子
は、第１の電源線に接続した第１の抵抗と第２の電源線
に接続した第２の抵抗を直列に接続し上記第１及び上記
第２の抵抗の接続点に接続したことを特徴とする出力バ
ッファ回路。 ６、特許請求の範囲第１項、第２項または第３項記載の
出力バッファ回路において、上記制御用端子は、複数の
第３のＭＯＳトランジスタのドレイン端子に接続し、上
記第３のＭＯＳトランジスタのソース端子はそれぞれ電
位の異なる複数の配線に接続し、半導体チップ外からの
制御信号により上記第４のＭＯＳトランジスタの１つを
オンするように上記第４のＭＯＳのゲート端子に電位を
与えるようにしたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245247A JPS63100816A (ja) | 1986-10-17 | 1986-10-17 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245247A JPS63100816A (ja) | 1986-10-17 | 1986-10-17 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100816A true JPS63100816A (ja) | 1988-05-02 |
Family
ID=17130846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245247A Pending JPS63100816A (ja) | 1986-10-17 | 1986-10-17 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221930U (ja) * | 1988-07-29 | 1990-02-14 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
| JPS60112328A (ja) * | 1983-11-22 | 1985-06-18 | Sharp Corp | Ｍｏｓ集積回路のｄａコンバ−タ |
| JPS6271325A (ja) * | 1985-09-24 | 1987-04-02 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-10-17 JP JP61245247A patent/JPS63100816A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530211A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Switching circuit |
| JPS60112328A (ja) * | 1983-11-22 | 1985-06-18 | Sharp Corp | Ｍｏｓ集積回路のｄａコンバ−タ |
| JPS6271325A (ja) * | 1985-09-24 | 1987-04-02 | Toshiba Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221930U (ja) * | 1988-07-29 | 1990-02-14 |
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