JP2876687B2 - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マスタースライス方式集積回路装置に関
し、特に、複数のECL回路により構成されるマスタース
ライス方式集積回路装置に関する。
し、特に、複数のECL回路により構成されるマスタース
ライス方式集積回路装置に関する。
［従来の技術］ 第７図は、従来のECL回路を有する集積回路装置のバ
ッファ回路を示す回路図である。第７図のバッファ回路
Ｉにおいて、入力トランジスタQ91及び基準トランジス
タQ92のエミッタは共通に接続されており、トランジス
タQ91のコレクタはカレントスイッチ抵抗R91を介して最
高電位電源GNDに接続され、トランジスタQ92のコレクタ
はカレントスイッチ抵抗R92を介して最高電位電源GNDに
接続されている。トランジスタQ92のベースには基準電
圧VRが与えられている。トランジスタQ91、Q92のエミッ
タと最低電位電源VEEとの間には定電流回路を構成する
定電流用トランジスタQ93及びカレントソース抵抗R93が
直列に接続されている。このトランジスタのベースには
発振防止抵抗R94を介してカレントソース電圧VCSが与え
られており、コレクタはトランジスタQ91、Q92のエミッ
タに接続され、エミッタは抵抗R93を介して最低電位電
源VEEに接続されている。トランジスタQ91、Q92により
カレントスイッチが構成され、このトランジスタQ91、Q
92に流れる電流は、定電流回路に与えられるカレントソ
ース電圧VCS及び抵抗R93の抵抗値により一義的に決定さ
れる。
ッファ回路を示す回路図である。第７図のバッファ回路
Ｉにおいて、入力トランジスタQ91及び基準トランジス
タQ92のエミッタは共通に接続されており、トランジス
タQ91のコレクタはカレントスイッチ抵抗R91を介して最
高電位電源GNDに接続され、トランジスタQ92のコレクタ
はカレントスイッチ抵抗R92を介して最高電位電源GNDに
接続されている。トランジスタQ92のベースには基準電
圧VRが与えられている。トランジスタQ91、Q92のエミッ
タと最低電位電源VEEとの間には定電流回路を構成する
定電流用トランジスタQ93及びカレントソース抵抗R93が
直列に接続されている。このトランジスタのベースには
発振防止抵抗R94を介してカレントソース電圧VCSが与え
られており、コレクタはトランジスタQ91、Q92のエミッ
タに接続され、エミッタは抵抗R93を介して最低電位電
源VEEに接続されている。トランジスタQ91、Q92により
カレントスイッチが構成され、このトランジスタQ91、Q
92に流れる電流は、定電流回路に与えられるカレントソ
ース電圧VCS及び抵抗R93の抵抗値により一義的に決定さ
れる。
最高電位電源GNDと最低電位電源VEEとの間にはエミッ
タフォロワトランジスタQ94及び抵抗R95も直列に接続さ
れており、トランジスタQ94のベースは抵抗R92とトラン
ジスタQ92のコレクタとの接続点に接続され、コレクタ
は最高電位電源GNDに、エミッタは抵抗R95を介して最低
電位電源VEEに接続されている。このトランジスタQ94の
エミッタに出力端子OUTが接続され、トランジスタQ94及
び抵抗R95によりエミッタフォロワ回路が構成される。
基準電圧VR及びカレントソース電圧VCSには、通常、集
積回路チップ上にそれぞれ構成される電圧発生回路（図
示せず）において発生される電圧が用いられる。
タフォロワトランジスタQ94及び抵抗R95も直列に接続さ
れており、トランジスタQ94のベースは抵抗R92とトラン
ジスタQ92のコレクタとの接続点に接続され、コレクタ
は最高電位電源GNDに、エミッタは抵抗R95を介して最低
電位電源VEEに接続されている。このトランジスタQ94の
エミッタに出力端子OUTが接続され、トランジスタQ94及
び抵抗R95によりエミッタフォロワ回路が構成される。
基準電圧VR及びカレントソース電圧VCSには、通常、集
積回路チップ上にそれぞれ構成される電圧発生回路（図
示せず）において発生される電圧が用いられる。
第７図に示すバッファ回路においては、入力端子INに
基準電圧VRより低レベルの入力信号が印加される場合に
は、トランジスタQ92がオンとなり、抵抗R92、トランジ
スタQ92、Q93及び抵抗R93に電流が流れ、エミッタフォ
ロワトランジスタQ94のベース電位が低下し、出力端子O
UTの出力信号レベルは低レベルとなる。逆に、入力端子
INに基準電圧VRより高レベルの入力信号が印加される場
合には、トランジスタQ91がオンとなり、抵抗R92には殆
ど電流が流れないので、エミッタフォロワトランジスタ
Q94のベース電位はほぼ最高電位電源GNDとなり、出力端
子OUTの出力信号レベルは高レベルとなる。
基準電圧VRより低レベルの入力信号が印加される場合に
は、トランジスタQ92がオンとなり、抵抗R92、トランジ
スタQ92、Q93及び抵抗R93に電流が流れ、エミッタフォ
ロワトランジスタQ94のベース電位が低下し、出力端子O
UTの出力信号レベルは低レベルとなる。逆に、入力端子
INに基準電圧VRより高レベルの入力信号が印加される場
合には、トランジスタQ91がオンとなり、抵抗R92には殆
ど電流が流れないので、エミッタフォロワトランジスタ
Q94のベース電位はほぼ最高電位電源GNDとなり、出力端
子OUTの出力信号レベルは高レベルとなる。
第８図は、マスタースライス方式集積回路装置のチッ
プの平面図である。同図に示すように、集積回路チップ
１の周辺には、ボンディングパッド２、入出力バッファ
セル３が配設されており、また集積回路チップ１内部に
は、内部セル４がマトリクス状に配設されており、ここ
に各種内部論理回路が構成されている。
プの平面図である。同図に示すように、集積回路チップ
１の周辺には、ボンディングパッド２、入出力バッファ
セル３が配設されており、また集積回路チップ１内部に
は、内部セル４がマトリクス状に配設されており、ここ
に各種内部論理回路が構成されている。
いま、第７図のバッファ回路が、第８図中の、ａ、
ｂ、ｃ、ｄ、ｅ、ｆの位置に構成され、二つの独立した
論理信号がバッファ回路ａ、ｂ、ｅへこの順に、あるい
はバッファ回路ｃ、ｄ、ｆへこの順にそれぞれ伝達され
るように接続されているものとする。
ｂ、ｃ、ｄ、ｅ、ｆの位置に構成され、二つの独立した
論理信号がバッファ回路ａ、ｂ、ｅへこの順に、あるい
はバッファ回路ｃ、ｄ、ｆへこの順にそれぞれ伝達され
るように接続されているものとする。
マスタースライス方式の集積回路チップ１上では、内
部セル４上に構成される各種論理機能回路ブロックの入
出力端子間を効率良く結線するために、第１配線層は、
主として縦方向に配線し、第２配線層は、主として横方
向に配線し、第３配線層は再び縦方向に配線を行うよう
にしている。そして、できるだけ多くの配線を布設する
ために、各々の信号配線層の配線幅及び配線間隔は、プ
ロセス上可能な最小寸法としている。近年のプロセス技
術では、配線間隔１ミクロン以下の微細加工が可能にな
っている。
部セル４上に構成される各種論理機能回路ブロックの入
出力端子間を効率良く結線するために、第１配線層は、
主として縦方向に配線し、第２配線層は、主として横方
向に配線し、第３配線層は再び縦方向に配線を行うよう
にしている。そして、できるだけ多くの配線を布設する
ために、各々の信号配線層の配線幅及び配線間隔は、プ
ロセス上可能な最小寸法としている。近年のプロセス技
術では、配線間隔１ミクロン以下の微細加工が可能にな
っている。
第８図中のバッファ回路ａ、ｂ間のように入出力端子
間を結線する配線が非常に長く、図示してはいないが、
隣接配線が狭い間隔を隔て、かつ平行に布設されている
場合には、隣接配線によるクロストークにより生じる雑
音が相対的に大きくなり、信号配線の論理信号の雑音余
裕が減少する。このため、従来のバッファ回路では、第
８図の集積回路チップ１上の位置ａ、ｂ、ｃ、ｄ、ｅ、
ｆの何れの位置関係に配設されてもよいように、予め雑
音余裕を余分にとり、論理振幅を大きく設定していた。
間を結線する配線が非常に長く、図示してはいないが、
隣接配線が狭い間隔を隔て、かつ平行に布設されている
場合には、隣接配線によるクロストークにより生じる雑
音が相対的に大きくなり、信号配線の論理信号の雑音余
裕が減少する。このため、従来のバッファ回路では、第
８図の集積回路チップ１上の位置ａ、ｂ、ｃ、ｄ、ｅ、
ｆの何れの位置関係に配設されてもよいように、予め雑
音余裕を余分にとり、論理振幅を大きく設定していた。
［発明が解決しようとする課題］ 上述した従来の集積回路装置では、長、短の信号配線
が混在している場合に一律に論理振幅を大きく設定して
いたので、例えば、第８図中のバッファ回路ｃ、ｄ間の
ように入出力端子間を結線する配線が比較的短い場合で
あって、バッファ回路ｃのエミッタフォロワ回路の駆動
する負荷容量が小さくかつエミッタフォロワトランジス
タの電流供給能力が十分高い場合には、出力端子が低レ
ベルから高レベルに急峻に変化するため、最高電位電源
電圧GNDにのるスイッチングノイズ及び隣接配線へのク
ロストークが大きくなるという問題が生じる。また、バ
ッファ回路ｃのエミッタフォロワトランジスタの電流供
給能力が余り高くない場合には、論理振幅が大きくなる
ほど論理レベルが低レベルから高レベルへ変化する立ち
上がり時間が増大するという問題が生じる。
が混在している場合に一律に論理振幅を大きく設定して
いたので、例えば、第８図中のバッファ回路ｃ、ｄ間の
ように入出力端子間を結線する配線が比較的短い場合で
あって、バッファ回路ｃのエミッタフォロワ回路の駆動
する負荷容量が小さくかつエミッタフォロワトランジス
タの電流供給能力が十分高い場合には、出力端子が低レ
ベルから高レベルに急峻に変化するため、最高電位電源
電圧GNDにのるスイッチングノイズ及び隣接配線へのク
ロストークが大きくなるという問題が生じる。また、バ
ッファ回路ｃのエミッタフォロワトランジスタの電流供
給能力が余り高くない場合には、論理振幅が大きくなる
ほど論理レベルが低レベルから高レベルへ変化する立ち
上がり時間が増大するという問題が生じる。
［課題を解決するための手段］ 本発明に係るECL回路型のマスタースライス方式集積
回路装置は、大きい論理振幅のECL回路と、小さい論理
振幅のECL回路とを備えており、そして、大きい論理振
幅のECL回路は長い信号配線を介して次段の論理回路を
駆動するものであり、また、小さい論理振幅のECL回路
は比較的短い信号配線を介して次段の論理回路を駆動す
るものである。
回路装置は、大きい論理振幅のECL回路と、小さい論理
振幅のECL回路とを備えており、そして、大きい論理振
幅のECL回路は長い信号配線を介して次段の論理回路を
駆動するものであり、また、小さい論理振幅のECL回路
は比較的短い信号配線を介して次段の論理回路を駆動す
るものである。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図及び第２図は、それぞれ本発明の一実施例に係
るECL回路構成の２つのバッファ回路が直列接続されて
いる回路の回路図であって、第１図は、２つのバッファ
回路Ａ、Ｂ間を結線する配線が非常に長い場合のバッフ
ァ回路の構成を示しており、第２図は、２つのバッファ
回路Ｃ、Ｄ間を結線する配線が比較的短い場合のバッフ
ァ回路の構成を示している。これらのバッファ回路Ａ〜
Ｄは、第８図に示した集積回路チップ１上の配設位置の
バッファ回路ａ、ｂ及びｃ、ｄに対応しているものとす
る。ここで、各バッファ回路Ａ〜Ｄは、それぞれ入力端
子IN1〜IN4と出力端子OUT1〜OUT4を有している。
るECL回路構成の２つのバッファ回路が直列接続されて
いる回路の回路図であって、第１図は、２つのバッファ
回路Ａ、Ｂ間を結線する配線が非常に長い場合のバッフ
ァ回路の構成を示しており、第２図は、２つのバッファ
回路Ｃ、Ｄ間を結線する配線が比較的短い場合のバッフ
ァ回路の構成を示している。これらのバッファ回路Ａ〜
Ｄは、第８図に示した集積回路チップ１上の配設位置の
バッファ回路ａ、ｂ及びｃ、ｄに対応しているものとす
る。ここで、各バッファ回路Ａ〜Ｄは、それぞれ入力端
子IN1〜IN4と出力端子OUT1〜OUT4を有している。
第１図において、出力端子OUT1に非常に長い配線が結
線されているバッファ回路Ａは、トランジスタQ11〜
Q14、抵抗R11〜R17によって構成されており、カレント
スイッチ抵抗がそれぞれ抵抗R11とR12、抵抗R13とR14の
直列接続体で構成されている点を除いて、第７図の回路
と同様に構成されている。
線されているバッファ回路Ａは、トランジスタQ11〜
Q14、抵抗R11〜R17によって構成されており、カレント
スイッチ抵抗がそれぞれ抵抗R11とR12、抵抗R13とR14の
直列接続体で構成されている点を除いて、第７図の回路
と同様に構成されている。
出力端子OUT2（またはOUT3;OUT4）に結線されている
配線が比較的短いバッファ回路Ｂ（またはC;D）は、ト
ランジスタQ21〜Q24（またはQ31〜Q34；Q41〜Q44）、抵
抗R22、R24〜R27（またはR32、R34〜R37；R42、R44〜R
47）によって構成され、第７図のバッファ回路と同様の
構成を有する。バッファ回路Ｂ（またはC;D）のブロッ
ク内には結線されない抵抗R21、R23（またはR31、R33；
R41、R43）が存在する。
配線が比較的短いバッファ回路Ｂ（またはC;D）は、ト
ランジスタQ21〜Q24（またはQ31〜Q34；Q41〜Q44）、抵
抗R22、R24〜R27（またはR32、R34〜R37；R42、R44〜R
47）によって構成され、第７図のバッファ回路と同様の
構成を有する。バッファ回路Ｂ（またはC;D）のブロッ
ク内には結線されない抵抗R21、R23（またはR31、R33；
R41、R43）が存在する。
これらのバッファ回路のうちバッファ回路Ａ、Ｃおよ
びＤは第１の基準電圧VR1が与えられているが、バッフ
ァ回路Ｂだけは第２の基準電圧VR2が与えられている。
びＤは第１の基準電圧VR1が与えられているが、バッフ
ァ回路Ｂだけは第２の基準電圧VR2が与えられている。
いま、例えば、抵抗R12、R14、R22、R24、R32、R34、
R42、R44の抵抗値を同一にするとともに、これらの抵抗
の両端の電圧が400mVとなるようにカレントソース電圧V
CSを設定し、抵抗R11、R13の抵抗値を抵抗R12の抵抗値
の２分の１に設定すれば、エミッタフォロワトランジス
タQ14、Q24、Q34、Q44のベース−エミッタ接合電位差が
0.7Vであり、最高電位電源GNDが0Vであるものとして、
エミッタフォロワ回路の出力信号レベルは、バッファ回
路Ｂ、Ｃ、Ｄにおいては、高レベルが−0.7V、低レベル
が−1.1Vとなり、また、バッファ回路Ａにおいては、高
レベルが−0.7V、低レベルが、抵抗R13、R14の直列接続
のため−1.3Vとなる。よって、バッファ回路Ｂ、Ｃ、Ｄ
の次段の論理回路の基準電圧VR1は前者の論理レベルの
中間値である−0.9Vに設定され、バッファ回路Ａの次段
の論理回路の基準電圧VR2は後者の論理レベルの中間値
である−1.0Vに設定される。なお、バッファ回路Ａ及び
バッファ回路Ｃの前段のバッファ回路は共にバッファ回
路Ｃと同一構成であるものとする。
R42、R44の抵抗値を同一にするとともに、これらの抵抗
の両端の電圧が400mVとなるようにカレントソース電圧V
CSを設定し、抵抗R11、R13の抵抗値を抵抗R12の抵抗値
の２分の１に設定すれば、エミッタフォロワトランジス
タQ14、Q24、Q34、Q44のベース−エミッタ接合電位差が
0.7Vであり、最高電位電源GNDが0Vであるものとして、
エミッタフォロワ回路の出力信号レベルは、バッファ回
路Ｂ、Ｃ、Ｄにおいては、高レベルが−0.7V、低レベル
が−1.1Vとなり、また、バッファ回路Ａにおいては、高
レベルが−0.7V、低レベルが、抵抗R13、R14の直列接続
のため−1.3Vとなる。よって、バッファ回路Ｂ、Ｃ、Ｄ
の次段の論理回路の基準電圧VR1は前者の論理レベルの
中間値である−0.9Vに設定され、バッファ回路Ａの次段
の論理回路の基準電圧VR2は後者の論理レベルの中間値
である−1.0Vに設定される。なお、バッファ回路Ａ及び
バッファ回路Ｃの前段のバッファ回路は共にバッファ回
路Ｃと同一構成であるものとする。
第３図（ａ）、（ｂ）、（ｃ）は、第１図のバッファ
回路の信号伝達波形であって、それぞれ、バッファ回路
Ａの入力信号波形、バッファ回路Ａの出力信号波形、バ
ッファ回路Ｂの出力信号波形を表している。
回路の信号伝達波形であって、それぞれ、バッファ回路
Ａの入力信号波形、バッファ回路Ａの出力信号波形、バ
ッファ回路Ｂの出力信号波形を表している。
このように、出力端子OUT1のようにバッファ回路間を
結線する配線が非常に長い場合には、バッファ回路の論
理振幅を大きくしているので、出力信号波形に大きな雑
音がのっても誤動作にはいたらない。一方、バッファ回
路Ｃのように、出力端子に結線されている配線が比較的
短い場合には、論理振幅は小さく設定されているので、
遅延時間の増大や大振幅動作によるノイズの発生は抑制
される。
結線する配線が非常に長い場合には、バッファ回路の論
理振幅を大きくしているので、出力信号波形に大きな雑
音がのっても誤動作にはいたらない。一方、バッファ回
路Ｃのように、出力端子に結線されている配線が比較的
短い場合には、論理振幅は小さく設定されているので、
遅延時間の増大や大振幅動作によるノイズの発生は抑制
される。
第４図、第５図は、それぞれ本発明の他の実施例に係
るECL回路構成の２つのバッファ回路が直列接続されて
いる回路の回路図であって、第４図は、２つのバッファ
回路間を結線する配線が非常に長い場合のバッファ回路
の構成を、また、第５図は、２つのバッファ回路間を結
線する配線が比較的短い場合のバッファ回路の構成を示
している。これらのバッファ回路Ｅ〜Ｈは、第８図に示
した集積回路チップ１上の配設位置のバッファ回路ａ、
ｂ及びｃ、ｄに対応しているものとする。ここで、各バ
ッファ回路Ｅ〜Ｈは、それぞれ入力端子IN5〜IN8と出力
端子OUT5〜OUT8を有しており、それぞれ基準電圧VRが与
えられている。
るECL回路構成の２つのバッファ回路が直列接続されて
いる回路の回路図であって、第４図は、２つのバッファ
回路間を結線する配線が非常に長い場合のバッファ回路
の構成を、また、第５図は、２つのバッファ回路間を結
線する配線が比較的短い場合のバッファ回路の構成を示
している。これらのバッファ回路Ｅ〜Ｈは、第８図に示
した集積回路チップ１上の配設位置のバッファ回路ａ、
ｂ及びｃ、ｄに対応しているものとする。ここで、各バ
ッファ回路Ｅ〜Ｈは、それぞれ入力端子IN5〜IN8と出力
端子OUT5〜OUT8を有しており、それぞれ基準電圧VRが与
えられている。
第４図において、出力端子OUT5に非常に長い配線が結
線されているバッファ回路Ｅは、トランジスタQ51〜
Q54、抵抗R52〜R59によって構成され、２本のカレント
スイッチ抵抗が抵抗R52を介して最高電位電源GNDに接続
されている点を除いて、先の実施例のバッファ回路Ａと
同様の構成を有する。このブロックでは抵抗R51が結線
されずに残されている。
線されているバッファ回路Ｅは、トランジスタQ51〜
Q54、抵抗R52〜R59によって構成され、２本のカレント
スイッチ抵抗が抵抗R52を介して最高電位電源GNDに接続
されている点を除いて、先の実施例のバッファ回路Ａと
同様の構成を有する。このブロックでは抵抗R51が結線
されずに残されている。
出力端子OUT6（またはOUT7;OUT8）に比較的短い配線
が結線されているバッファ回路Ｆ（またはG;H）は、ト
ランジスタQ61〜Q64（またはQ71〜Q74；Q81〜Q84）と抵
抗R61、R62、R64、R66〜R69（またはR71、R72、R74、R
76〜R79；R81、R82、R84、R86〜R89）により構成され、
２本のカレントスイッチ抵抗R64、R66（またはR74、
R76；R84、R86）が抵抗R61、R62（またはR71、R72；
R81、R82）を介して最高電位電源GNDに接続されている
点を除いて先の実施例のバッファ回路Ｂと同様の構成を
有する。バッファ回路Ｆ（またはG;H）のブロックでは
抵抗R63、抵抗R65（またはR73、R75；R83、R85）が結線
されずに残されている。
が結線されているバッファ回路Ｆ（またはG;H）は、ト
ランジスタQ61〜Q64（またはQ71〜Q74；Q81〜Q84）と抵
抗R61、R62、R64、R66〜R69（またはR71、R72、R74、R
76〜R79；R81、R82、R84、R86〜R89）により構成され、
２本のカレントスイッチ抵抗R64、R66（またはR74、
R76；R84、R86）が抵抗R61、R62（またはR71、R72；
R81、R82）を介して最高電位電源GNDに接続されている
点を除いて先の実施例のバッファ回路Ｂと同様の構成を
有する。バッファ回路Ｆ（またはG;H）のブロックでは
抵抗R63、抵抗R65（またはR73、R75；R83、R85）が結線
されずに残されている。
いま、例えば、抵抗R54、R56、R64、R66、R74、R76、
R84、R86の抵抗値を同一にするとともに、これらの抵抗
の両端の電圧が400mVとなるようにカレントソース電圧V
CSを設定し、抵抗R52、R61、R62、R71、R72、R81、R82
の抵抗値を抵抗R54の抵抗値の４分の１に、また、抵抗R
53、R55の抵抗値を抵抗R54の抵抗値の２分の１に設定す
れば、エミッタフォロワトランジスタQ54、Q64、Q74、Q
84のベース−エミッタ接合電位差が0.7Vであり、最高電
位電源GNDが0Vであるものとして、エミッタフォロワ回
路の出力信号レベルは、バッファ回路Ｆ、Ｇ、Ｈにおい
ては、高レベルが−0.9V、低レベルが−1.3Vとなり、バ
ッファ回路Ａにおいては、高レベルが−0.8V、低レベル
が−1.4Vとなる。この場合には、これらのバッファ回路
の次段の論理回路の基準電圧VRは、いずれのバッファ回
路に関しても共通に論理レベルの中間レベルである−1.
1Vに設定される。なお、バッファ回路Ｅ及びバッファ回
路Ｇの前段のバッファ回路は共にバッファ回路Ｇと同一
構成であるものとする。
R84、R86の抵抗値を同一にするとともに、これらの抵抗
の両端の電圧が400mVとなるようにカレントソース電圧V
CSを設定し、抵抗R52、R61、R62、R71、R72、R81、R82
の抵抗値を抵抗R54の抵抗値の４分の１に、また、抵抗R
53、R55の抵抗値を抵抗R54の抵抗値の２分の１に設定す
れば、エミッタフォロワトランジスタQ54、Q64、Q74、Q
84のベース−エミッタ接合電位差が0.7Vであり、最高電
位電源GNDが0Vであるものとして、エミッタフォロワ回
路の出力信号レベルは、バッファ回路Ｆ、Ｇ、Ｈにおい
ては、高レベルが−0.9V、低レベルが−1.3Vとなり、バ
ッファ回路Ａにおいては、高レベルが−0.8V、低レベル
が−1.4Vとなる。この場合には、これらのバッファ回路
の次段の論理回路の基準電圧VRは、いずれのバッファ回
路に関しても共通に論理レベルの中間レベルである−1.
1Vに設定される。なお、バッファ回路Ｅ及びバッファ回
路Ｇの前段のバッファ回路は共にバッファ回路Ｇと同一
構成であるものとする。
第６図（ａ）、（ｂ）、（ｃ）は、第４図のバッファ
回路の信号伝達波形を示すものであって、それぞれ、バ
ッファ回路Ｅの入力信号波形、バッファ回路Ｅの出力信
号波形、バッファ回路Ｆの出力信号波形を表している。
回路の信号伝達波形を示すものであって、それぞれ、バ
ッファ回路Ｅの入力信号波形、バッファ回路Ｅの出力信
号波形、バッファ回路Ｆの出力信号波形を表している。
このように、本実施例でも、出力端子が長い配線に結
線されているバッファ回路の論理振幅は大きく、また、
出力端子が比較的短い配線を介して次段の回路と接続さ
れているバッファ回路の論理振幅は小さく設定されてい
るので、先の実施例と同様の効果が期待できる。なお、
本実施例では、各バッファ回路に対して一種類の基準電
圧のみを用意すればよいので、先の実施例の場合より回
路的に簡素化される。
線されているバッファ回路の論理振幅は大きく、また、
出力端子が比較的短い配線を介して次段の回路と接続さ
れているバッファ回路の論理振幅は小さく設定されてい
るので、先の実施例と同様の効果が期待できる。なお、
本実施例では、各バッファ回路に対して一種類の基準電
圧のみを用意すればよいので、先の実施例の場合より回
路的に簡素化される。
［発明の効果］ 以上説明したように、本発明は、ECL回路の出力端子
に結線されている配線が非常に長い場合には、論理振幅
を大きくとり、また、ECL回路の出力端子に結線されて
いる配線が比較的短い場合には、論理振幅を小さくした
ものであるので、本発明によれば、出力端子が長い配線
に結線されているバッファ回路では、配線が高密度に形
成されていても、クロストーク等の影響を実効的に少な
くすることができ、また、出力端子が短い配線に結線さ
れているバッファ回路では、大振幅動作による遅延時間
の増大や電源ノイズの発生を防ぐことができる。したが
って、本発明によれば、集積度、動作速度、信頼性に優
れたECL回路型のマスタースライス方式集積回路装置を
提供することができる。
に結線されている配線が非常に長い場合には、論理振幅
を大きくとり、また、ECL回路の出力端子に結線されて
いる配線が比較的短い場合には、論理振幅を小さくした
ものであるので、本発明によれば、出力端子が長い配線
に結線されているバッファ回路では、配線が高密度に形
成されていても、クロストーク等の影響を実効的に少な
くすることができ、また、出力端子が短い配線に結線さ
れているバッファ回路では、大振幅動作による遅延時間
の増大や電源ノイズの発生を防ぐことができる。したが
って、本発明によれば、集積度、動作速度、信頼性に優
れたECL回路型のマスタースライス方式集積回路装置を
提供することができる。
第１図及び第２図は、本発明の一実施例を示す回路図、
第３図（ａ）乃至（ｃ）は、その信号波形図、第４図及
び第５図は、本発明の他の実施例を示す回路図、第６図
（ａ）乃至（ｃ）は、その信号波形図、第７図は、従来
のバッファ回路を示す回路図、第８図は、集積回路チッ
プの平面図である。 IN、IN1〜IN8……入力端子、OUT、OUT1〜OUT8……出力
端子、GND……最高電位電源、VEE……最低電位電源、VR
……基準電圧、VR1……第１の基準電圧、VR2……第２の
基準電圧、VCS……カレントソース電圧、１……集積回
路チップ、２……ボンディングパッド、３……入出力バ
ッファセル、４……内部セル、ａ、ｂ、ｃ、ｄ、ｅ、ｆ
……バッファ回路。
第３図（ａ）乃至（ｃ）は、その信号波形図、第４図及
び第５図は、本発明の他の実施例を示す回路図、第６図
（ａ）乃至（ｃ）は、その信号波形図、第７図は、従来
のバッファ回路を示す回路図、第８図は、集積回路チッ
プの平面図である。 IN、IN1〜IN8……入力端子、OUT、OUT1〜OUT8……出力
端子、GND……最高電位電源、VEE……最低電位電源、VR
……基準電圧、VR1……第１の基準電圧、VR2……第２の
基準電圧、VCS……カレントソース電圧、１……集積回
路チップ、２……ボンディングパッド、３……入出力バ
ッファセル、４……内部セル、ａ、ｂ、ｃ、ｄ、ｅ、ｆ
……バッファ回路。
Claims (1)
- 【請求項１】第１の論理振幅を有し第１の配線を介して
次段の論理回路を駆動する第１のECL回路と、前記第１
の論理振幅より大きい第２の論理振幅を有し前記第１の
配線より長い第２の配線を介して次段の論理回路を駆動
する第２のECL回路と、を具備するマスタースライス方
式集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049219A JP2876687B2 (ja) | 1990-03-02 | 1990-03-02 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049219A JP2876687B2 (ja) | 1990-03-02 | 1990-03-02 | マスタースライス方式集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253073A JPH03253073A (ja) | 1991-11-12 |
| JP2876687B2 true JP2876687B2 (ja) | 1999-03-31 |
Family
ID=12824836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049219A Expired - Lifetime JP2876687B2 (ja) | 1990-03-02 | 1990-03-02 | マスタースライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876687B2 (ja) |
-
1990
- 1990-03-02 JP JP2049219A patent/JP2876687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253073A (ja) | 1991-11-12 |
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