JPS5848534A - 組合せ回路網のテスト方法 - Google Patents
組合せ回路網のテスト方法Info
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- JPS5848534A JPS5848534A JP57135801A JP13580182A JPS5848534A JP S5848534 A JPS5848534 A JP S5848534A JP 57135801 A JP57135801 A JP 57135801A JP 13580182 A JP13580182 A JP 13580182A JP S5848534 A JPS5848534 A JP S5848534A
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- Japan
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- drive circuit
- circuit
- state drive
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トライステート駆動回路と集積化されており
、上記トライ、ステート駆動回路を高出力１ンピ、−ダ
ンス状態に制御する組合せ回路網のテスト方法に係るっ 、トラ１ステート駆動回路は、それらの出力において３
つの状態が可能な回路である。゛２進値０及び１に相当
する、能動状態と称さｔｔ、今それらの２つの状態にお
い、では、トライステート駆動回路は抵出カイ／ピーダ
／ス状態であるが、ＤｏＮ′ＴＣ４ＲＥ状態と称される
もう１つの状態において社、トラ１ステート駆動回路は
高出力１ンピーダンス状態であやことを特徴とする。
、上記トライ、ステート駆動回路を高出力１ンピ、−ダ
ンス状態に制御する組合せ回路網のテスト方法に係るっ 、トラ１ステート駆動回路は、それらの出力において３
つの状態が可能な回路である。゛２進値０及び１に相当
する、能動状態と称さｔｔ、今それらの２つの状態にお
い、では、トライステート駆動回路は抵出カイ／ピーダ
／ス状態であるが、ＤｏＮ′ＴＣ４ＲＥ状態と称される
もう１つの状態において社、トラ１ステート駆動回路は
高出力１ンピーダンス状態であやことを特徴とする。
その様な駆動回路は様々な理由−で必要とされ、例えば
データ処理装置の電気的に相互接続さまたいくつかの半
導体チップが基板上にろう付けされた後に個々に機能テ
ストを施さｎる場合である。
データ処理装置の電気的に相互接続さまたいくつかの半
導体チップが基板上にろう付けされた後に個々に機能テ
ストを施さｎる場合である。
その場合、テストされるべきチップは、加えられるテス
ト信号に影響を与える他の半導体チップからの信号を何
ら受取ってはならない。従って、他のチップのトラ１ス
テート駆動回路は高出力インピーダンス状態にされる。
ト信号に影響を与える他の半導体チップからの信号を何
ら受取ってはならない。従って、他のチップのトラ１ス
テート駆動回路は高出力インピーダンス状態にされる。
加えられたテスト信号パターンに対するテストφチップ
の応答はそのトラ１ステート駆動回路の出力において得
られる。
の応答はそのトラ１ステート駆動回路の出力において得
られる。
しかしながら、トラ１ステート駆動回路は、上記テスト
の場合だけでなく、データ処理装置の通“常の動作にお
いて転送路を経て双方向のデータ転送が行なわれるべき
場合にち必要とされる。その種の動作においては、転送
路に接続さ几ている２つのトラ１ステート駆動゛回路肖
うち、一時に一方だけが能動状態にされ、他方は高出力
インピーダンス状態にさｎねばならず、両方の駆動回路
が反対の能動状態になった場−合には、それらは過度の
電流によって破壊され得る。
の場合だけでなく、データ処理装置の通“常の動作にお
いて転送路を経て双方向のデータ転送が行なわれるべき
場合にち必要とされる。その種の動作においては、転送
路に接続さ几ている２つのトラ１ステート駆動゛回路肖
うち、一時に一方だけが能動状態にされ、他方は高出力
インピーダンス状態にさｎねばならず、両方の駆動回路
が反対の能動状態になった場−合には、それらは過度の
電流によって破壊され得る。
トラ１ステート駆動回路の、もう１つの適用分野は、記
憶装置の種々の字溝３疹チップ上に設けられたいくつか
のトラ１ステート駆動回路を共通の出力線に接続する場
合である。装置の動作においては、一時に一方のトラ１
ステート駆動回路だけが能動状態に芒するべきである。
憶装置の種々の字溝３疹チップ上に設けられたいくつか
のトラ１ステート駆動回路を共通の出力線に接続する場
合である。装置の動作においては、一時に一方のトラ１
ステート駆動回路だけが能動状態に芒するべきである。
これは、）上記双方向の転送の場合と同様に、トラ１ス
テート駆動回路の制御入力に接続されておシ、該駆動回
路を直ちに高出力１ンピーダンス状態にする組合せ回路
網によって達成される。
テート駆動回路の制御入力に接続されておシ、該駆動回
路を直ちに高出力１ンピーダンス状態にする組合せ回路
網によって達成される。
しかしながら、高密度のモノリシック集積半導体回路の
場合の如く、トライステート駆動回路の高出力１ンピー
ダンス状態を得るための組合せ回路網が該駆動回路と同
一の半導体チップ上に設けうれる場合には、上記組合せ
回路網は基板上にろう付けされた後にはもはや完全にテ
ストされ得ない。又、その機能テスト中に半導体チップ
に加えられた種々のテスト信号パターンは、トラ１ステ
ート駆動回路の高出力インピーダンス状態を生ぜしめ得
る。しかしながら、その状態においては、トライステー
ト駆動判路、の出力において得ることができる、加えら
れたテスト信号パターンに対するテスト・チップの応答
をもはや該出力において得ることができない。従って、
トラ１ステート駆動回路の前に配置さ几た組合せ回路網
はもはや完全にテストされ得ない。
場合の如く、トライステート駆動回路の高出力１ンピー
ダンス状態を得るための組合せ回路網が該駆動回路と同
一の半導体チップ上に設けうれる場合には、上記組合せ
回路網は基板上にろう付けされた後にはもはや完全にテ
ストされ得ない。又、その機能テスト中に半導体チップ
に加えられた種々のテスト信号パターンは、トラ１ステ
ート駆動回路の高出力インピーダンス状態を生ぜしめ得
る。しかしながら、その状態においては、トライステー
ト駆動判路、の出力において得ることができる、加えら
れたテスト信号パターンに対するテスト・チップの応答
をもはや該出力において得ることができない。従って、
トラ１ステート駆動回路の前に配置さ几た組合せ回路網
はもはや完全にテストされ得ない。
上記問題は、本発明の方法−によって解決さｎる。
本発明の目的は、トラ１ステート駆動回路と集積化さｎ
ておシ、そして該駆動回路の出力に卦いて組合せ回路網
のすべてのテスト応答、が得らｒる様に該駆動回路を高
出力１ンピーダンス状態に制御し得る組合せ回路網のテ
２）方法を提供することである。
ておシ、そして該駆動回路の出力に卦いて組合せ回路網
のすべてのテスト応答、が得らｒる様に該駆動回路を高
出力１ンピーダンス状態に制御し得る組合せ回路網のテ
２）方法を提供することである。
次に、図面を参照して、禾発り方法について更に詳細に
説明するつ第１図の回路装置は、ＮＰＮトランジスタＴ
１乃至Ｔ４及び抵抗Ｒ１乃至Ｒ４よシ成る従来の駆動回
路と、制御人力２に接続さ些ている組合せ回路網４と、
同じく制御人力２に接続されている制御線５とから成る
。トライステート駆動回路の入力トランジスタＴ１の制
御電極はそのデー″夕入力１に接続されている。直列に
接続されているトランジスタＴ３及びＴ４は、トライス
テート駆動回路の出力トランジスタでアリ、その出力は
２つのトランジスタＴ３及びＴ４の接続点で得られる。
説明するつ第１図の回路装置は、ＮＰＮトランジスタＴ
１乃至Ｔ４及び抵抗Ｒ１乃至Ｒ４よシ成る従来の駆動回
路と、制御人力２に接続さ些ている組合せ回路網４と、
同じく制御人力２に接続されている制御線５とから成る
。トライステート駆動回路の入力トランジスタＴ１の制
御電極はそのデー″夕入力１に接続されている。直列に
接続されているトランジスタＴ３及びＴ４は、トライス
テート駆動回路の出力トランジスタでアリ、その出力は
２つのトランジスタＴ３及びＴ４の接続点で得られる。
それらの出力トランジスタの２つの制御電極は各々、入
力トランジスタＴ１のコレクタ及びエミッタに接続され
ている。
力トランジスタＴ１のコレクタ及びエミッタに接続され
ている。
この従来の回路装置は次の如く動作するっ トライステ
ート駆動回路のデータ人力１に入力トランジスタＴ１を
導通状態にするデータ信号が加えられると、出力トラン
ジスタＴ６はもはや制御電流を何ら受取らず、出力トラ
ンジスタＴ４が導通状態にされてトライステート駆動回
路の出力を接地電位に接続させる。従って、データ人力
１における高い電位は出力６において低い電電に反転さ
する。それと反対に、データ人力１における低い電位は
トランジスタＴ１ｔ−スイッチ嗜オフさせ、従って出力
トランジスタＴ４はもはや制御電流を何ら受取らず、非
導通状態になるが、′出力トランジスタＴ５は抵抗・Ｒ
２を経てベース電流を受取るっ従って、トランジスタＴ
６は導通状態になり、トライステート駆動回路の州ガに
高い電位を供給する。
ート駆動回路のデータ人力１に入力トランジスタＴ１を
導通状態にするデータ信号が加えられると、出力トラン
ジスタＴ６はもはや制御電流を何ら受取らず、出力トラ
ンジスタＴ４が導通状態にされてトライステート駆動回
路の出力を接地電位に接続させる。従って、データ人力
１における高い電位は出力６において低い電電に反転さ
する。それと反対に、データ人力１における低い電位は
トランジスタＴ１ｔ−スイッチ嗜オフさせ、従って出力
トランジスタＴ４はもはや制御電流を何ら受取らず、非
導通状態になるが、′出力トランジスタＴ５は抵抗・Ｒ
２を経てベース電流を受取るっ従って、トランジスタＴ
６は導通状態になり、トライステート駆動回路の州ガに
高い電位を供給する。
両方−の出力トランジスタＴ３及びＴ４が非導通状態で
ある、トラ１ステート駆動回路の高出力インピーダンス
状態は、制°御トランジスタＴ２ｉス１ツチ・オンさせ
るｉ合せ回路網４）の制御信号により、データ処理装置
の通常の動作において達成されろう従って、出力トラン
ジスタＴ３はもはや制御電流を何ら受取らず、スイッチ
・オフされる。導通状態９制御トランジスタＴ２は電流
が入力トランジスタＴ１を経て流れない様にするので、
出力トランジスタＴ４も、もはや制御電流を何ら受取ら
ない。テストにおいては、トライステート駆動回路の高
出力１ンピーダンス状態は、制御線５を経てトラ１ステ
ート駆動回路の制御人力２に加えられる・制御信号によ
って達成される・ 第２図は本発明の方法を実施するための回路装置を示し
ている。第１図の回路と比べて、トライステート駆動回
路の制御人力２の前に配置されているＯＲゲート６、ト
ライステート駆動回路のデータ人力１の前に配置されて
いる゛ＯＲゲート７、及び制御人力２に接続されている
制御線８が更に設けられている。更に、組合せ回路網４
の出力が、れているっＯＲゲート７の第２人力９にデー
タ信号が加えられる。ＯＲゲート６の第２人力には制御
線５が接続δ几ており、テストにおいては、トラ１ステ
ート駆動回路の高出力１ンピーダンス状態を得るために
、上記制御線５に化１号が加えら几るっ 第２図の回路は次の如く動作する。テストの初めにおい
て、制御線５は、欠陥が何ら存在していない場合には、
トライステート駆動回路を高出力１ンピーダンス状態に
する信号を受取る。゛その出力乙において、該駆動回路
がその状態に達したかが決定さｎるっその状態に達し友
こｉが決定され、従って上記駆動回路が高出力１ンピー
ダンス状態に関して何ら欠陥を有していないならば、そ
の制御人力２は、制御線８を経て、ＯＲゲート６によシ
供給ζｎた信号と無関係に制御トランジスタＴ２を非導
通状態に保つ電位を受取る。その後に、組合せ回路網４
のテストが開始さする。組合せ回路網に加えらｔｌ、ｆ
ｃテスト信号パターンに対する該回路網の応答はトラ１
ステート駆動回路の出力６においてのみ得られるので、
該駆動回路は高出力１ンビ〜ダンス状態に達してはなら
ないっこれは組合せ回路網４のテスト動作全体にわたっ
て制御線８を経てトラ１ステート駆動回路の制御人力２
に加えられる電位によって達成されろう従って、組合せ
回路網４の出力信号はトラ１ステート駆動回路の高出力
１ンピーダンス状態をもはや生ぜしめ得す、上記出力信
号はＯＲゲート７を経てトライステート駆動回路のデー
タ人力１に供給され、従ってその出力６において反転さ
ｔ’Ｌｒｃ形で得られる。
ある、トラ１ステート駆動回路の高出力インピーダンス
状態は、制°御トランジスタＴ２ｉス１ツチ・オンさせ
るｉ合せ回路網４）の制御信号により、データ処理装置
の通常の動作において達成されろう従って、出力トラン
ジスタＴ３はもはや制御電流を何ら受取らず、スイッチ
・オフされる。導通状態９制御トランジスタＴ２は電流
が入力トランジスタＴ１を経て流れない様にするので、
出力トランジスタＴ４も、もはや制御電流を何ら受取ら
ない。テストにおいては、トライステート駆動回路の高
出力１ンピーダンス状態は、制御線５を経てトラ１ステ
ート駆動回路の制御人力２に加えられる・制御信号によ
って達成される・ 第２図は本発明の方法を実施するための回路装置を示し
ている。第１図の回路と比べて、トライステート駆動回
路の制御人力２の前に配置されているＯＲゲート６、ト
ライステート駆動回路のデータ人力１の前に配置されて
いる゛ＯＲゲート７、及び制御人力２に接続されている
制御線８が更に設けられている。更に、組合せ回路網４
の出力が、れているっＯＲゲート７の第２人力９にデー
タ信号が加えられる。ＯＲゲート６の第２人力には制御
線５が接続δ几ており、テストにおいては、トラ１ステ
ート駆動回路の高出力１ンピーダンス状態を得るために
、上記制御線５に化１号が加えら几るっ 第２図の回路は次の如く動作する。テストの初めにおい
て、制御線５は、欠陥が何ら存在していない場合には、
トライステート駆動回路を高出力１ンピーダンス状態に
する信号を受取る。゛その出力乙において、該駆動回路
がその状態に達したかが決定さｎるっその状態に達し友
こｉが決定され、従って上記駆動回路が高出力１ンピー
ダンス状態に関して何ら欠陥を有していないならば、そ
の制御人力２は、制御線８を経て、ＯＲゲート６によシ
供給ζｎた信号と無関係に制御トランジスタＴ２を非導
通状態に保つ電位を受取る。その後に、組合せ回路網４
のテストが開始さする。組合せ回路網に加えらｔｌ、ｆ
ｃテスト信号パターンに対する該回路網の応答はトラ１
ステート駆動回路の出力６においてのみ得られるので、
該駆動回路は高出力１ンビ〜ダンス状態に達してはなら
ないっこれは組合せ回路網４のテスト動作全体にわたっ
て制御線８を経てトラ１ステート駆動回路の制御人力２
に加えられる電位によって達成されろう従って、組合せ
回路網４の出力信号はトラ１ステート駆動回路の高出力
１ンピーダンス状態をもはや生ぜしめ得す、上記出力信
号はＯＲゲート７を経てトライステート駆動回路のデー
タ人力１に供給され、従ってその出力６において反転さ
ｔ’Ｌｒｃ形で得られる。
μ上において説明し几如く、本発明の方法によれば、ト
ラ１ステート駆動回路の高出力インピーダンス状態を生
せしめる組合せ回路網４の出力信号が、該組合せ回路網
のテスト中は上記駆動回路の高出力１ンピーダンス状態
を生せしめ得す、テスト信号パターンに対する組合せ回
路網のすべての応答がトラ１ステート駆動回路の出力３
において得ら几るっ
ラ１ステート駆動回路の高出力インピーダンス状態を生
せしめる組合せ回路網４の出力信号が、該組合せ回路網
のテスト中は上記駆動回路の高出力１ンピーダンス状態
を生せしめ得す、テスト信号パターンに対する組合せ回
路網のすべての応答がトラ１ステート駆動回路の出力３
において得ら几るっ
第１図はトラ１ステート駆動回蕗を有する従来の回路装
置を示す概略的回路図、第２図は本発明の方法を実施す
るためのトラ１ステート駆動回路金有する回路装置を示
す概略的回路図であるっＴ１・・・・トライステート駆
動回路の入力トランジスタ、Ｔ２・・・・制御トランジ
スタ、Ｔ３、Ｔ４・・・・出力トランジスタ、１・・・
・データ入力、２・・・・制御入力、３・・・・出力、
４・・・・組合せ回路網、５．８・・・・制御線、６．
７・・・・ＯＲタート、９・・・・ＯＲゲート７の第２
人力。 出願人 １ンタサハナノいピ銅・マシ→ヅ・コーポレ−
Ａン代理人 弁理士 岡 １） 次 生（
外１名）
置を示す概略的回路図、第２図は本発明の方法を実施す
るためのトラ１ステート駆動回路金有する回路装置を示
す概略的回路図であるっＴ１・・・・トライステート駆
動回路の入力トランジスタ、Ｔ２・・・・制御トランジ
スタ、Ｔ３、Ｔ４・・・・出力トランジスタ、１・・・
・データ入力、２・・・・制御入力、３・・・・出力、
４・・・・組合せ回路網、５．８・・・・制御線、６．
７・・・・ＯＲタート、９・・・・ＯＲゲート７の第２
人力。 出願人 １ンタサハナノいピ銅・マシ→ヅ・コーポレ−
Ａン代理人 弁理士 岡 １） 次 生（
外１名）
Claims (1)
- 【特許請求の範囲】 トライステート駆動回路と集積化されており、上記トラ
１ステート駆動回路を高出力４ンビーダンス状態に制御
する組合せ回路網のテスト方法において、 上記組合せ回路網のテストが行なわれる前に、導通状態
において上記トライステート駆動回路の高出力１ンピー
ダンス状態を生ぜしめる岬御トランジスタの制御電極が
、上記制御電極に更に接続されている制御線を経て、′
上記組合せ回路網のテスト中に上記トラ１ステート駆動
回路°が高山・力１ンピーダンス状態を生じ得ない様な
電位を受取ること、及び上記組合せ回路網のテスト中に
上記組合せ回路網により供給さｎた出力信号が、ＯＲ機
能を有す芯ゲー）１−経て上記トライステート駆動回路
のデータ入力にも加えら几て、上記トラ１ステート駆動
回路の出力において反転さｎた形で得られるこζを特徴
とする、組合せ回路網のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81107134A EP0074417B1 (de) | 1981-09-10 | 1981-09-10 | Verfahren und Schaltungsanordnung zum Prüfen des mit einer Tristate-Treiberschaltung integrierten Schaltnetzes, das diese in den Zustand hoher Ausgangsimpedanz steuert |
| EP81107134.9 | 1981-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848534A true JPS5848534A (ja) | 1983-03-22 |
| JPH0224474B2 JPH0224474B2 (ja) | 1990-05-29 |
Family
ID=8187900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135801A Granted JPS5848534A (ja) | 1981-09-10 | 1982-08-05 | 組合せ回路網のテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4490673A (ja) |
| EP (1) | EP0074417B1 (ja) |
| JP (1) | JPS5848534A (ja) |
| DE (1) | DE3173631D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808915A (en) * | 1981-10-30 | 1989-02-28 | Honeywell Bull, Inc. | Assembly of electronic components testable by a reciprocal quiescent testing technique |
| US4556840A (en) * | 1981-10-30 | 1985-12-03 | Honeywell Information Systems Inc. | Method for testing electronic assemblies |
| US4687989A (en) * | 1984-11-01 | 1987-08-18 | Thomson Components-Mostek Corp. | CMOS powerless rom code mask option select |
| US4841232A (en) * | 1988-04-29 | 1989-06-20 | International Business Machines Corporation | Method and apparatus for testing three state drivers |
| US4973904A (en) * | 1988-12-12 | 1990-11-27 | Ncr Corporation | Test circuit and method |
| US5132614A (en) * | 1989-08-03 | 1992-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method and apparatus for testing the same |
| US5068599A (en) * | 1989-10-23 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit having an enabling circuit for controlling primary and secondary subcircuits |
| US5159598A (en) * | 1990-05-03 | 1992-10-27 | General Electric Company | Buffer integrated circuit providing testing interface |
| US5146159A (en) * | 1991-02-01 | 1992-09-08 | Schlumberger Technologies, Inc. | Pin driver for in-circuit test apparatus |
| JPH0674090U (ja) * | 1993-03-24 | 1994-10-18 | 株式会社河合楽器製作所 | Ａｃアダプタ |
| US6229296B1 (en) | 1996-02-27 | 2001-05-08 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| US5977763A (en) * | 1996-02-27 | 1999-11-02 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| DE19736216A1 (de) * | 1996-09-24 | 1998-03-26 | Siemens Ag | Einrichtung zur Diagnose des Zustands eines Tristate-Ausgangs |
| US6946863B1 (en) | 1998-02-27 | 2005-09-20 | Micron Technology, Inc. | Circuit and method for measuring and forcing an internal voltage of an integrated circuit |
| DE19901460C1 (de) * | 1999-01-15 | 2000-08-31 | Siemens Ag | Integrierte Halbleiterschaltung und Verfahren zur Überprüfung des Übertragungsverhaltens von Pad-Zellen |
| US9437952B2 (en) | 2015-01-07 | 2016-09-06 | Appleton Grp Llc | Connector assembly having self-adjusting male and female connector elements |
-
1981
- 1981-09-10 DE DE8181107134T patent/DE3173631D1/de not_active Expired
- 1981-09-10 EP EP81107134A patent/EP0074417B1/de not_active Expired
-
1982
- 1982-05-26 US US06/382,267 patent/US4490673A/en not_active Expired - Lifetime
- 1982-08-05 JP JP57135801A patent/JPS5848534A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0074417A1 (de) | 1983-03-23 |
| DE3173631D1 (en) | 1986-03-13 |
| JPH0224474B2 (ja) | 1990-05-29 |
| EP0074417B1 (de) | 1986-01-29 |
| US4490673A (en) | 1984-12-25 |
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