JPS59219014A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59219014A JPS59219014A JP58093579A JP9357983A JPS59219014A JP S59219014 A JPS59219014 A JP S59219014A JP 58093579 A JP58093579 A JP 58093579A JP 9357983 A JP9357983 A JP 9357983A JP S59219014 A JPS59219014 A JP S59219014A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- turned
- circuit
- current flows
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は６；詣即回路、特にＥＣＬ論理回路のラッチ回
路に関する。
路に関する。
従来この毬のラッチ回路は第１図に示すような回路にン
よっており、この回路において電源を投入すると、その
ときのトランジスタＱ、、、Ｑ２のベース電位の高低に
よって出方レベルが高レベル電位（以下’Ｉ・ＩＩ’と
記す）もしくは低レベル電位（以下’ＬＯＷ’と記す）
に同定されるため、出力の確定が難しく、希望する出力
を得るためには、Ｄａｔａ端子（図の１）に希望ノベル
を加え、その後Ｃ１ｏｃｋ端子（図の２）をＨＩレベル
にしなければ、出力端子Ｑ、Ｑ （図の３，４）に希望
する出力が取り出せ々（・と（・う欠点があった。
よっており、この回路において電源を投入すると、その
ときのトランジスタＱ、、、Ｑ２のベース電位の高低に
よって出方レベルが高レベル電位（以下’Ｉ・ＩＩ’と
記す）もしくは低レベル電位（以下’ＬＯＷ’と記す）
に同定されるため、出力の確定が難しく、希望する出力
を得るためには、Ｄａｔａ端子（図の１）に希望ノベル
を加え、その後Ｃ１ｏｃｋ端子（図の２）をＨＩレベル
にしなければ、出力端子Ｑ、Ｑ （図の３，４）に希望
する出力が取り出せ々（・と（・う欠点があった。
本発明の目的は従来のラッチ回路におけるイニシャライ
ズの必要性という欠点を無くし、電源投入後そのまま使
用可能な回路を提供する事にある。
ズの必要性という欠点を無くし、電源投入後そのまま使
用可能な回路を提供する事にある。
本発明の構成は第２図、第３図の点線で囲まれた部分の
回路で、抵抗Ｒｘ 、 Ｂｙは一方をそれぞれ最高電位
及び最低電位に接続され又、他方は同一の点Ｘで接続さ
れその点Ｘの電位がトランジスタＱｘ、Ｑｙをオフ状態
にするベース電位となるように抵抗ＲＸ 、 ＲＹの値
を設定し、さらに点Ｘと最高電位との間にコンデンサＣ
を介した構成からなっている。
回路で、抵抗Ｒｘ 、 Ｂｙは一方をそれぞれ最高電位
及び最低電位に接続され又、他方は同一の点Ｘで接続さ
れその点Ｘの電位がトランジスタＱｘ、Ｑｙをオフ状態
にするベース電位となるように抵抗ＲＸ 、 ＲＹの値
を設定し、さらに点Ｘと最高電位との間にコンデンサＣ
を介した構成からなっている。
以下本発明について図を参照して詳細に説明する。第２
図、第３図は本発明の一実施例の要部を示す等価回路図
である。点線で囲まれた部分は本発明の遅延回路である
。
図、第３図は本発明の一実施例の要部を示す等価回路図
である。点線で囲まれた部分は本発明の遅延回路である
。
今、最高電位と最低電位との間に隼源電圧が投入された
とすると、点Ｘの電位はコンデンサーＣのため最高電位
まではね上がり、その後コンデンサーＣが充電されるた
め点Ｘの電位はコンデンサーＣと抵抗几Ｘとの時定数で
下がり始め、最終的には、抵抗Ｒｘ 、 Ｒｙの比で決
まる電位に落ち着く。
とすると、点Ｘの電位はコンデンサーＣのため最高電位
まではね上がり、その後コンデンサーＣが充電されるた
め点Ｘの電位はコンデンサーＣと抵抗几Ｘとの時定数で
下がり始め、最終的には、抵抗Ｒｘ 、 Ｒｙの比で決
まる電位に落ち着く。
つまり電源投入直後は点Ｘの電位は高くトランジスタＱ
Ｘ、ＱＹをオン状態となし、その後コンデンサーＣの充
電が進み点Ｘの電位が下がってくるとトランジスタＱｘ
、Ｑｙはオフ状態となる。
Ｘ、ＱＹをオン状態となし、その後コンデンサーＣの充
電が進み点Ｘの電位が下がってくるとトランジスタＱｘ
、Ｑｙはオフ状態となる。
第２図、第３図はこの本発明を用いた実施例である。
第２図において、今電源電圧が投入されたとすると、投
入直後の点Ｘの電位は高く、トランジスタＱｘはオン状
態と力っているからトランジスタらの状態に関係なく抵
抗島に電流が流れる。抵抗几、に電流が流れることによ
り、その両端に電圧が発生し、トランジスタＱ、のベー
ス電位が上がりトランジスタＱ、がオン状態、トランジ
スタＱ。
入直後の点Ｘの電位は高く、トランジスタＱｘはオン状
態と力っているからトランジスタらの状態に関係なく抵
抗島に電流が流れる。抵抗几、に電流が流れることによ
り、その両端に電圧が発生し、トランジスタＱ、のベー
ス電位が上がりトランジスタＱ、がオン状態、トランジ
スタＱ。
がオフ状態となる。つまり電泳切換回路のトランジスタ
ＱＹ、Ｑ４またはトランジスタｑの（・ずれかに電流が
流れることになる。ここで（・ま点Ｘの電位は高く、ト
ランジスタＱｙをオン状態として（・るから、電流は最
高電位→＆→ＱＹ−４→定電流源→最低定電流源−最低
電位流れることになる。
ＱＹ、Ｑ４またはトランジスタｑの（・ずれかに電流が
流れることになる。ここで（・ま点Ｘの電位は高く、ト
ランジスタＱｙをオン状態として（・るから、電流は最
高電位→＆→ＱＹ−４→定電流源→最低定電流源−最低
電位流れることになる。
そして抵抗爬の両端に発生する電圧降下によりトランジ
スタＱ、のベース電位は下がり、トランジスタＱ！はオ
フ状態となるため抵抗島には電流が流れず、また抵抗Ｒ
６には電流が流れな〜・ためトランジスタＱ２のベース
電位は高く トランジスタＱ、はオン状態となり抵抗Ｒ
４には電流が流れる。
スタＱ、のベース電位は下がり、トランジスタＱ！はオ
フ状態となるため抵抗島には電流が流れず、また抵抗Ｒ
６には電流が流れな〜・ためトランジスタＱ２のベース
電位は高く トランジスタＱ、はオン状態となり抵抗Ｒ
４には電流が流れる。
よって抵抗Ｒ４に電流が流れるため出力ＱはＨＩレベル
となり、又、抵抗Ｒ１には電流が流れな（・ため出力Ｑ
はＬ ＯＷ ｖベルとなる。
となり、又、抵抗Ｒ１には電流が流れな（・ため出力Ｑ
はＬ ＯＷ ｖベルとなる。
その稜点Ｘの電位が下がり始めトランジスタＱｘｔＱｙ
をオフ状態となす電圧まで下がった後は、トランジスタ
Ｑ、、、、Ｑ３がアクティブとなり、従来のラッチ回路
と同様の動作をするようになる。すなわち電源投入後、
イニシャライズなしに自動的に出力ＱはＨＩレベル、出
力Ｑｌｊ：ＬＯＷレベルにセットされる。同様に第３図
にお（・ては点Ｘの電位が高（・ときその他のトランジ
スタの状態に関係なく電流は最高電位→馬→Ｑｙ−＋Ｑ
フ→定電流源→最低電位という経路を流れることになり
、トランジスタＱ、がオン状態、トランジスタＱｔ
カオン状態となり、電源投入後、自動的に出力ＱにＬＯ
Ｗレベル、出力ＱＫＨＩレベルがセットされることにな
る。第４図、第５図も本発明の実施例で、第２図、第３
図のラッチ回路を組み合わせてＤ−Ｆ７Ｆを実現した図
である。第４図の場合、電源投入後出力ＱＫＨＩレベル
出力ＱにＬＯＷレベルが、第５図の場合電源投入後出力
ＱＫＬＯＷレベル出力互にＨＩレベルがそれぞれセット
される”／Ｆとなる。すなわち本発明の適用により電源
投入後のイニシャライズなしに容易に出力のセットが可
能となる。
をオフ状態となす電圧まで下がった後は、トランジスタ
Ｑ、、、、Ｑ３がアクティブとなり、従来のラッチ回路
と同様の動作をするようになる。すなわち電源投入後、
イニシャライズなしに自動的に出力ＱはＨＩレベル、出
力Ｑｌｊ：ＬＯＷレベルにセットされる。同様に第３図
にお（・ては点Ｘの電位が高（・ときその他のトランジ
スタの状態に関係なく電流は最高電位→馬→Ｑｙ−＋Ｑ
フ→定電流源→最低電位という経路を流れることになり
、トランジスタＱ、がオン状態、トランジスタＱｔ
カオン状態となり、電源投入後、自動的に出力ＱにＬＯ
Ｗレベル、出力ＱＫＨＩレベルがセットされることにな
る。第４図、第５図も本発明の実施例で、第２図、第３
図のラッチ回路を組み合わせてＤ−Ｆ７Ｆを実現した図
である。第４図の場合、電源投入後出力ＱＫＨＩレベル
出力ＱにＬＯＷレベルが、第５図の場合電源投入後出力
ＱＫＬＯＷレベル出力互にＨＩレベルがそれぞれセット
される”／Ｆとなる。すなわち本発明の適用により電源
投入後のイニシャライズなしに容易に出力のセットが可
能となる。
以上、詳細に説明した通り、本発明のラッチ回路は遅延
回路により電源投入後、セット、リセットが容易に行な
えるので、従来必要とされていたイニシャライズの必要
がなく一順序何路などを構成する場合その効果は太き（
・。
回路により電源投入後、セット、リセットが容易に行な
えるので、従来必要とされていたイニシャライズの必要
がなく一順序何路などを構成する場合その効果は太き（
・。
第１図は従来例の要部を示す等価回路、第２図第３図は
本発明の一実施例、第４図、第５図は本発明の他の実施
例の等価回路である。 １・・・・・・データ入力端子、２・・・・・・クロッ
ク入出端子、３・・・・・・Ｑ出力端子、４・・・・・
・Ｑ出力端子、Ｑ・・・トランジスタ、Ｒ・・・・・・
抵抗、Ｃ・・・・・・コンデンサ、■・・・・・・定電
流諒 （−
本発明の一実施例、第４図、第５図は本発明の他の実施
例の等価回路である。 １・・・・・・データ入力端子、２・・・・・・クロッ
ク入出端子、３・・・・・・Ｑ出力端子、４・・・・・
・Ｑ出力端子、Ｑ・・・トランジスタ、Ｒ・・・・・・
抵抗、Ｃ・・・・・・コンデンサ、■・・・・・・定電
流諒 （−
Claims (1)
- 電流切換型論理回路のラッチ回路にお（・て、電源投入
後イニシャライズなしに希望する論理出力レベルにセッ
トする回路を有することを特徴とする諭埋回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093579A JPS59219014A (ja) | 1983-05-27 | 1983-05-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093579A JPS59219014A (ja) | 1983-05-27 | 1983-05-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59219014A true JPS59219014A (ja) | 1984-12-10 |
Family
ID=14086177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093579A Pending JPS59219014A (ja) | 1983-05-27 | 1983-05-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273815A (ja) * | 1985-09-25 | 1987-04-04 | シ−メンス、アクチエンゲゼルシヤフト | 大きなビツト幅のデ−タを処理するための回路網 |
| US5144154A (en) * | 1990-05-21 | 1992-09-01 | Keithley Instruments, Inc. | Range changing using N and P channel FETS |
-
1983
- 1983-05-27 JP JP58093579A patent/JPS59219014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273815A (ja) * | 1985-09-25 | 1987-04-04 | シ−メンス、アクチエンゲゼルシヤフト | 大きなビツト幅のデ−タを処理するための回路網 |
| US5144154A (en) * | 1990-05-21 | 1992-09-01 | Keithley Instruments, Inc. | Range changing using N and P channel FETS |
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