JPS6116590Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はラツチングリレー駆動回路に関する。

ラツチングリレーをシングル動作するためには
入力信号の立上り及び立下り時を検出するパルス
発生回路が必要となる。

第２図は第１図に示す如き構成および真理値表
を有した排他的ORを用いて入力の立上り及び立
下り時にパルスを発生するように構成された従来
のパルス発生回路を示したものである。第２図に
おいては１，２は入力信号端子、３，４，５は排
他的OR、６は抵抗、７はコンデンサであり、８
は出力端子である。しかして、この回路の入出力
の関係を示すタイミングチヤートは第３図に示す
通りであり、その出力信号によりラツチングリレ
ーをセツト・リセツトする。しかしながら、この
従来例においては、その構成からもわかるように
構成部品数が非常に多くなり、コストもかかる
上、小型化できない等の欠点を有していた。

本考案は上記の点に鑑み提案されたものであ
り、パルス発生回路を排他的ORを１個とダイオ
ード、抵抗、コンデンサを用いて同様な働きを行
わせることにより、回路を簡略化し、更に低コス
ト化、小型化をも可能にしたラツチングリレー駆
動回路を提供しようとするのである。

以下、実施例を示す図面に従いて本考案を詳述
する。

第４図は本考案のラツチングリレー駆動回路に
使用されるパルス発生回路の一実施例を示す回路
図であり、入力信号端子９は排他的OR１３の一
方の入力端子Ａに接続されるとともに、ダイオー
ド１０、抵抗１１、コンデンサ１２の直列回路を
介し接地されている。また、前記排他的OR１３
の他方の入力端子Ｂは前記抵抗１１とコンデンサ
１２の接続点に接続され、前記排他的OR１３の
出力端子がこのパルス発生回路のパルス出力端子
１４となつている。

しかして、動作にあたり入力信号端子９にハイ
レベルの入力信号が印加されるとダイオード１
０、抵抗１１を介してコンデンサ１２が充電を開
始する。この充電開始直後ではコンデンサ１２は
まだ完全に充電されておらず、排他的OR１３の
両入力端子Ａ，Ｂはそれぞれハイレベルとローレ
ベルであり、時間の経過とともにコンデンサ１２
が充電完了すると前記入力端子Ａ，Ｂはともにハ
イレベルとなる。よつて出力端子１４は第１図ロ
の真理値表に従い信号入力前はローレベルであつ
た出力が信号入力とともにハイレベル、そしてロ
ーレベルに変化するため、抵抗１１とコンデンサ
１２の時定数で決まる長さのパルスを発生するこ
とになる。次に、入力信号端子９に加わつていた
信号が除去されると、排他的OR１３の一方の入
力端子Ｂは、ダイオード１０によりコンデンサ１
２の入力信号端子９側への放電が阻止されるた
め、即座にはローレベルとはならず、排他的OR
１３の両入力端子Ａ，Ｂはそれぞれローレベルと
ハイレベルであるため出力はハイレベルとなる。
やがてコンデンサ１２が放電を終えると排他的
OR１３の入力端子Ａ，Ｂはともにローレベルと
なり、よつて出力はローレベルに転ずる。つま
り、前述した入力信号の立上に時のパルス発生同
様に立下り時にもパルスを発生することになる。
なお、ダイオード１０は前述たように入力信号端
子側への放電電流の逆流防止用の素子として機能
し、仮りに、このダイオード１０が無い場合には
コンデンサ１２の放電電流が抵抗１１を介して排
他的OR１３の一方の入力端子Ａに流れ込んでし
まうため入力電圧が不安定となり正確な論理を出
せず、安定なパルス発生をさせることができな
い。

次に、第５図及び第６図は第４図に示すパルス
発生回路の排他的OR１３を他の論理回路素子を
用いて構成した例であり、同一部分には第４図と
同一符号を用いている。第５図はNANDゲート１
５、ORゲート１６、ANDゲート１７を用いて排
他的ORを構成した例であり、第６図においては
１８，１９，２０，２１すべてNANDゲートであ
り、NANDゲート４個で排他的ORを構成した例
である。なお、他の構成でも同一機能を有する排
他的ORを作ることが可能であることはいうまで
もない。また、第５図及び第６図に示す回路の動
作は第４図に示す回路と同一であるため、その説
明は重複を避ける意味で省略する。

次に、第７図は上述のパルス発生回路を用いて
ラツチングリレーをシングル動作（単安定動作）
させるように構成した本考案の一実施例である。
２２はパルス発生回路、２３はワンシヨツトマル
チ、２４はフリツプフロツプ、２５，２６はダイ
オード、２７，２８はANDゲート、２９，３０
は抵抗、３１はラツチングリレーのセツトコイ
ル、３２は前記ラツチングリレーのリセツトコイ
ル、３３，３４はトランジスタ、３５はリセツト
信号入力端子である。しかしてその動作を第８図
に示すタイミングチヤートに従つて説明する。な
お、ａ，ｂ，……ｇの各記号は胎７図中の同符号
を付した各点の電圧を示すものである。いま、第
８図ａのような信号が入力されるとパルス発生回
路２２より立上り及び立下り時に同図ｂのごとく
パルス信号を発生する。このパルス信号はワンシ
ヨツトマルチ２３によつてラツチングリレーが動
作するのに必要な時間を引き伸ばされ（同図
ｃ）、フリツプフロツプ２４のトリガー入力に加
えられる。フリツプフロツプ２４はトリガー入力
の立上りによつて出力が反転するもので、その出
力端子Ｑ，は同図ｄ，ｅに示す通りである。こ
のフリツプフロツプ２４の出力Ｑ，はそれぞれ
前記ワンシヨツトマルチ２３の出力と論理積をと
つてセツト信号及びリセツト信号を取り出し、ト
ランジスタ３３，３４によりラツチングリレーの
コイルを駆動している。

また、端子３５に加えられるリセツト信号は電
源投入時等フリツプフロツプ２４の状態が確定で
きない時などにおいても誤動作を生じないため
に、あらかじめリセツト信号を端子３５に加える
ことにより、フリツプフロツプ２４及びラツチン
グリレーをリセツトするようにしている。なお、
ダイオード２５，２６はリセツト信号が他回路へ
影響を与えないようにするためのものである。

以上のように本考案のラツチングリレー駆動回
路にあつては、特にパルス発生回路を１個の排他
的ORとダイオード、抵抗及びコンデンサの非常
に簡易な構成にして従来同様の機能を持たせるよ
うにしたので、低コスト化、小型化が期待できる
等顕著な効果がある。

【図面の簡単な説明】

第１図イは一般の排他的OR回路、ロ図はその
真理値表、第２図は従来のパルス発生回路、第３
図は第２図の動作を示すタイミングチヤート、第
４図は本考案にかかるパルス発生回路の回路例、
第５図、第６図は他の回路例、第７図は本考案の
ラツチングリレー駆動回路の一実施例を示す回路
図、第８図は第７図の動作を示すタイミングチヤ
ートである。 ９……入力信号端子、１０……ダイオード、１
１……抵抗、１２……コンデンサ、１３……排他
的OR、２２……パルス発生回路、２３……ワン
シヨツトマルチ、２４……フリツプフロツプ、２
７，２８……ANDゲート、３３，３４……トラ
ンジスタ、３１，３２……コイル。

Claims (1)

【実用新案登録請求の範囲】
1. 入力信号端子を排他的ORの一方の入力端子に
   接続するとともにダイオードのアノードに接続
   し、該ダイオードのアノードを抵抗、コンデンサ
   の直回路を介し接地し、前記排他的ORの他方の
   入力端子を前記抵抗と前記コンデンサの接続点に
   接続してなるパルス発生回路と、前記排他的OR
   の出力端子に接続されるワンシヨツトマルチと、
   このワンシヨツトマルチの出力端子に接続される
   Ｔ型フリツプフロツプと、このＴ型フリツプフロ
   ツプの出力端子と反転出力端子に夫々一方の入力
   端子が接続され、かつ他の入力端子が前記ワンシ
   ヨツトマルチの出力端子に共通に接続される２個
   のアンドゲートと、これらのアンドゲートの出力
   端子に夫々ベースが接続され、かつ電源とコレク
   タ間にリレーのセツトおよびリセツトコイルを
   夫々接続した２個のトランジスタにより構成して
   なるラツチングリレー駆動回路。