JPH0560284B2 - - Google Patents
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- JPH0560284B2 JPH0560284B2 JP58037663A JP3766383A JPH0560284B2 JP H0560284 B2 JPH0560284 B2 JP H0560284B2 JP 58037663 A JP58037663 A JP 58037663A JP 3766383 A JP3766383 A JP 3766383A JP H0560284 B2 JPH0560284 B2 JP H0560284B2
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- JP
- Japan
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- transistor
- collector
- power supply
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- current
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- 239000003990 capacitor Substances 0.000 claims description 16
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電源投入時の直後に電子回路をリセ
ツトするための信号発生装置、いわゆるリセツト
パルス発生装置に関する。
ツトするための信号発生装置、いわゆるリセツト
パルス発生装置に関する。
従来例の構成とその問題点
例えば、論理回路のような電子回路では、電源
投入時の直後に、回路の動作状態が不定となる事
が多い。このことから、論理回路の動作の信頼性
を高めるため、電源投入時の直後に、所定のリセ
ツトパルスを論理回路に印加して、論理回路を初
期設定することが従来よりなされている。
投入時の直後に、回路の動作状態が不定となる事
が多い。このことから、論理回路の動作の信頼性
を高めるため、電源投入時の直後に、所定のリセ
ツトパルスを論理回路に印加して、論理回路を初
期設定することが従来よりなされている。
このような目的で用いられるリセツトパルス発
生装置は、抵抗、コンデンサによる時定数回路の
電圧上昇特性を利用し、その電圧が所定レベルに
到達する時間でリセツトパルスを発生させる手段
が広く用いられている。
生装置は、抵抗、コンデンサによる時定数回路の
電圧上昇特性を利用し、その電圧が所定レベルに
到達する時間でリセツトパルスを発生させる手段
が広く用いられている。
ところが、抵抗とコンデンサで設定される時定
数回路では、抵抗やコンデンサの各設定値が大き
くなり、このような時定数回路をモノリシツク集
積回路装置内に組み込むと、集積度を低下させる
ことが大きな難点となる。例えば、1μsの時間設
定するには、一例として、抵抗値10kΩの抵抗、
容量値100pFのコンデンサの組合せが必要で、抵
抗の本数が多くなると、集積回路装置のチツプ上
での占有面積が増大し、コスト高となる。
数回路では、抵抗やコンデンサの各設定値が大き
くなり、このような時定数回路をモノリシツク集
積回路装置内に組み込むと、集積度を低下させる
ことが大きな難点となる。例えば、1μsの時間設
定するには、一例として、抵抗値10kΩの抵抗、
容量値100pFのコンデンサの組合せが必要で、抵
抗の本数が多くなると、集積回路装置のチツプ上
での占有面積が増大し、コスト高となる。
また、電気的特性についていえば、電源電圧を
断続的に印加すると、コンデンサに蓄積された電
荷が放電しきらない状態で、電源電圧を再投入す
ることがあり、電源電圧を再投入するタイミング
によつて、パルスの周期が変動することが問題で
あつた。
断続的に印加すると、コンデンサに蓄積された電
荷が放電しきらない状態で、電源電圧を再投入す
ることがあり、電源電圧を再投入するタイミング
によつて、パルスの周期が変動することが問題で
あつた。
発明の目的
本発明は、上述のような従来装置の問題点を解
消するものであり、電源電圧を断続的に印加して
も、リセツトパルスの周期が変動しないリセツト
パルス発生装置を提供するものである。
消するものであり、電源電圧を断続的に印加して
も、リセツトパルスの周期が変動しないリセツト
パルス発生装置を提供するものである。
発明の構成
本発明は、要約するに、
ダイオード順方向電圧２個分以上の電源電圧で
始動し、前記電源電圧の増大に応じて電流値が増
大する第１、第２、第３、第４の電流源Q4，Q8，
Q9，Q10、ベースに前記第１の電流源Q4を接続
し、コレクタに前記第２の電流源Q8を接続する
と共に、ベース・エミツタ間に抵抗４を接続した
第１のトランジスタQ5、ベースに前記第１のト
ランジスタのコレクタを接続し、コレクタにコン
デンサ６並びに前記第３の電流源Q9を接続した
初段のトランジスタQ6と、前記初段のトランジ
スタに続いて縦続接続された偶数段目のトランジ
スタQ11とを有し、前記第１のトランジスタQ5の
コレクタ電位の変化を遅延する遅延回路Q6，６，
Q11、前記第１のトランジスタQ5のコレクタがベ
ースに接続され、前記遅延回路の前記偶数段目の
トランジスタQ11のコレクタ、前記第４の電流
源、並びに出力端子５がコレクタに接続された第
２のトランジスタQ7、を備えたリセツトパルス
発生装置であり、 この構成によつて、電源電圧が傾斜をもつて立
ち上がつても、急峻な立ち上がり波形の出力パル
スが得られ、電源を断続的に投入しても、安定な
パルス幅のリセツトパルスを発生できる。
始動し、前記電源電圧の増大に応じて電流値が増
大する第１、第２、第３、第４の電流源Q4，Q8，
Q9，Q10、ベースに前記第１の電流源Q4を接続
し、コレクタに前記第２の電流源Q8を接続する
と共に、ベース・エミツタ間に抵抗４を接続した
第１のトランジスタQ5、ベースに前記第１のト
ランジスタのコレクタを接続し、コレクタにコン
デンサ６並びに前記第３の電流源Q9を接続した
初段のトランジスタQ6と、前記初段のトランジ
スタに続いて縦続接続された偶数段目のトランジ
スタQ11とを有し、前記第１のトランジスタQ5の
コレクタ電位の変化を遅延する遅延回路Q6，６，
Q11、前記第１のトランジスタQ5のコレクタがベ
ースに接続され、前記遅延回路の前記偶数段目の
トランジスタQ11のコレクタ、前記第４の電流
源、並びに出力端子５がコレクタに接続された第
２のトランジスタQ7、を備えたリセツトパルス
発生装置であり、 この構成によつて、電源電圧が傾斜をもつて立
ち上がつても、急峻な立ち上がり波形の出力パル
スが得られ、電源を断続的に投入しても、安定な
パルス幅のリセツトパルスを発生できる。
実施例の説明
第１図は、本発明の一実施例にかかるリセツト
パルス発生装置の回路図である。
パルス発生装置の回路図である。
第１図において、１は電源電圧端子、２，３，
４は抵抗、５はリセツトパルスを出力する出力端
子、６はコンデンサ、Q1はダイオード接続のト
ランジスタ、Q2，Q5，Q6，Q7，Q11はNPN型の
トランジスタ、Q3，Q4，Q8，Q9，Q10はPNP型
のトランジスタである。
４は抵抗、５はリセツトパルスを出力する出力端
子、６はコンデンサ、Q1はダイオード接続のト
ランジスタ、Q2，Q5，Q6，Q7，Q11はNPN型の
トランジスタ、Q3，Q4，Q8，Q9，Q10はPNP型
のトランジスタである。
ベース・エミツタ間に抵抗３が接続され、エミ
ツタ接地されたトランジスタQ2と、トランジス
タQ2のベースを電源電圧端子１間に接続された
ダイオードQ1と抵抗２の直列回路が電流源の動
作する電源電圧値を設定する回路である。
ツタ接地されたトランジスタQ2と、トランジス
タQ2のベースを電源電圧端子１間に接続された
ダイオードQ1と抵抗２の直列回路が電流源の動
作する電源電圧値を設定する回路である。
そして、エミツタが電源電圧端子１で共通接続
され、ベースが共通接続されたトランジスタQ3，
Q4，Q8，Q9，Q10は電流ミラー回路を構成し、ト
ランジスタQ2のコレクタ電流をミラー反転して
トランジスタQ4，Q8〜Q10の各コレクタに出力す
るもので、トランジスタQ4，Q8〜Q10は電流源と
して機能する。
され、ベースが共通接続されたトランジスタQ3，
Q4，Q8，Q9，Q10は電流ミラー回路を構成し、ト
ランジスタQ2のコレクタ電流をミラー反転して
トランジスタQ4，Q8〜Q10の各コレクタに出力す
るもので、トランジスタQ4，Q8〜Q10は電流源と
して機能する。
ベースに第１の電流源用のトランジスタQ4の
コレクタが接続され、コレクタに第２の電流源用
のトランジスタQ8のコレクタが接続され、ベー
ス・エミツタ間に抵抗４が接続されたトランジス
タQ5は、初期設定用の回路である。
コレクタが接続され、コレクタに第２の電流源用
のトランジスタQ8のコレクタが接続され、ベー
ス・エミツタ間に抵抗４が接続されたトランジス
タQ5は、初期設定用の回路である。
第１のトランジスタQ5のコレクタと出力端子
５の間に縦続接続されたトランジスタQ6，Q11
は、遅延回路である。そして、奇数段目のトラン
ジスタQ6のコレクタに接続された第３の電流源
用トランジスタQ9のコレクタ電流およびコンデ
ンサ６の時定数で決定される遅延時間をもつて、
第１のトランジスタQ5のコレクタ電位の変化を
遅延して偶数段目のトランジスタQ11のコレクタ
に出力する。
５の間に縦続接続されたトランジスタQ6，Q11
は、遅延回路である。そして、奇数段目のトラン
ジスタQ6のコレクタに接続された第３の電流源
用トランジスタQ9のコレクタ電流およびコンデ
ンサ６の時定数で決定される遅延時間をもつて、
第１のトランジスタQ5のコレクタ電位の変化を
遅延して偶数段目のトランジスタQ11のコレクタ
に出力する。
出力端子５にコレクタが共通接続された電流源
用トランジスタQ10とトランジスタQ7，Q11は出
力回路を構成し、トランジスタQ7とQ11の両方が
オフ状態の期間中、ハイレベルとなるリセツトパ
ルスを出力する。
用トランジスタQ10とトランジスタQ7，Q11は出
力回路を構成し、トランジスタQ7とQ11の両方が
オフ状態の期間中、ハイレベルとなるリセツトパ
ルスを出力する。
本発明は、以上の第１、第２、第３の電流源
と、第１のトランジスタと、遅延回路と、出力回
路で構成される。
と、第１のトランジスタと、遅延回路と、出力回
路で構成される。
以上の構成の実施例回路の動作について、動作
タイミング図を示す第２図を用いて詳しく説明す
る。まず、電源の投入によつて、電源電圧端子１
の電源電圧VAがVthより上昇すると、トランジ
スタQ2が導通し始め、トランジスタQ2のコレク
タ電流が電源電圧VAの増大に応じてゼロから
徐々に増大する。そして、電源電圧VAが所定の
電圧で安定化すると、それに応じてトランジスタ
Q2のコレクタ電流も安定化する〔第２図ａ，ｂ
を参照〕。
タイミング図を示す第２図を用いて詳しく説明す
る。まず、電源の投入によつて、電源電圧端子１
の電源電圧VAがVthより上昇すると、トランジ
スタQ2が導通し始め、トランジスタQ2のコレク
タ電流が電源電圧VAの増大に応じてゼロから
徐々に増大する。そして、電源電圧VAが所定の
電圧で安定化すると、それに応じてトランジスタ
Q2のコレクタ電流も安定化する〔第２図ａ，ｂ
を参照〕。
次に、トランジスタQ2のコレクタ電流をミラ
ー反転する第１〜第３の電流源Q4，Q8，Q9が、
抵抗４、トランジスタQ5のコレクタ、トランジ
スタQ6のコレクタに電流を供給し、抵抗４の端
子間は第１の電流源Q4の電流値に応じた電圧降
下を生じる。そして、第１、第２の電流源Q4，
Q5の電流がゼロから徐々に増大する時、抵抗４
の端子間電圧は第１の電流源Q4の電流の緩やか
な増大に合わせてゼロから徐々に増大し、抵抗４
の端子間電圧がトランジスタQ5の閾値電圧VBE5
に上昇するまでの期間中、トランジスタQ5はオ
フ状態を維持する。一方、トランジスタQ5のコ
レクタ電位Vcは、第２の電流源Q8からトランジ
スタQ5のコレクタに電流が供給されると、トラ
ンジスタQ6の閾値電圧VBE6まで上昇する〔第２
図ｂ，ｃを参照〕。そして、トランジスタQ6のベ
ース電位が閾値電圧VBE6に達すると、トランジス
タQ6が導通して、コンデンサ６に蓄積された電
荷を放電する。
ー反転する第１〜第３の電流源Q4，Q8，Q9が、
抵抗４、トランジスタQ5のコレクタ、トランジ
スタQ6のコレクタに電流を供給し、抵抗４の端
子間は第１の電流源Q4の電流値に応じた電圧降
下を生じる。そして、第１、第２の電流源Q4，
Q5の電流がゼロから徐々に増大する時、抵抗４
の端子間電圧は第１の電流源Q4の電流の緩やか
な増大に合わせてゼロから徐々に増大し、抵抗４
の端子間電圧がトランジスタQ5の閾値電圧VBE5
に上昇するまでの期間中、トランジスタQ5はオ
フ状態を維持する。一方、トランジスタQ5のコ
レクタ電位Vcは、第２の電流源Q8からトランジ
スタQ5のコレクタに電流が供給されると、トラ
ンジスタQ6の閾値電圧VBE6まで上昇する〔第２
図ｂ，ｃを参照〕。そして、トランジスタQ6のベ
ース電位が閾値電圧VBE6に達すると、トランジス
タQ6が導通して、コンデンサ６に蓄積された電
荷を放電する。
次に、第１〜第３の電流源の電ISが大きくな
り、その電流がIthに達し、Ith・Ｒ＝VBE5になる
と、第１のトランジスタQ5がオフ状態からオン
状態に切り換わり、トランジスタQ6がオン状態
からオフ状態に切り換わつて、第３の電流源Q9
がコンデンサ６の充電を開始する〔第２図ｂ，ｃ
を参照〕。
り、その電流がIthに達し、Ith・Ｒ＝VBE5になる
と、第１のトランジスタQ5がオフ状態からオン
状態に切り換わり、トランジスタQ6がオン状態
からオフ状態に切り換わつて、第３の電流源Q9
がコンデンサ６の充電を開始する〔第２図ｂ，ｃ
を参照〕。
この時、トランジスタQ7，Q11の双方がオフ状
態になるために、出力端子５はハイレベルとな
る。一方、電源電圧VAはダイオード順方向電圧
２個分の電圧Vthよりもずつと高く、定常状態に
近い電圧レベルに達しているから、出力端子５の
出力波形は第４の電流源Q10の電流供給によつて
電源電圧VA近傍まで急峻に立ち上げられる。こ
の時点から所定時間τRを経過する間、コンデンサ
６の端子間電圧が第３の電流源Q9からの充電に
よつて上昇し続けると共に、出力端子５はハイレ
ベルを維持してリセツトパルスを出力する。所定
時間τRを経過して、コンデンサ６の端子間電圧が
トランジスタQ11の閾値電圧VBE11に達すると、ト
ランジスタQ11がオフ状態からオン状態に切り換
わり、出力端子５のリセツトパルスは停止する
〔第２図ｄを参照〕。
態になるために、出力端子５はハイレベルとな
る。一方、電源電圧VAはダイオード順方向電圧
２個分の電圧Vthよりもずつと高く、定常状態に
近い電圧レベルに達しているから、出力端子５の
出力波形は第４の電流源Q10の電流供給によつて
電源電圧VA近傍まで急峻に立ち上げられる。こ
の時点から所定時間τRを経過する間、コンデンサ
６の端子間電圧が第３の電流源Q9からの充電に
よつて上昇し続けると共に、出力端子５はハイレ
ベルを維持してリセツトパルスを出力する。所定
時間τRを経過して、コンデンサ６の端子間電圧が
トランジスタQ11の閾値電圧VBE11に達すると、ト
ランジスタQ11がオフ状態からオン状態に切り換
わり、出力端子５のリセツトパルスは停止する
〔第２図ｄを参照〕。
以上を要約すると、第１のトランジスタQ5の
ベース・エミツタ間に接続された抵抗４が在るた
めに、第１の電流源Q4の電流値が所定のレベル
Ithに達してから、第１のトランジスタQ5のベー
ス・エミツタ間電圧VBE5がVBE5＝Ith・Ｒになる
までの期間、トランジスタQ5がオフ状態であり、
トランジスタQ7がオフ状態である。従つて、電
源電圧が傾斜して立ち上がつても、VBE5＝Ith・
Ｒになると、トランジスタQ7がオン状態からオ
フ状態に切り換わり、それまでに、電源電圧が定
常状態に近い状態まで上昇している為、出力パル
ス波形が急峻に立ち上がる。また、電源電圧の立
ち上がりの過渡期に、コンデンサ６に蓄積された
電荷を一旦放電した後、コンデンサ６の充電をゼ
ロからスタートするから、電源を断続的に投入し
ても安定なパルス幅のリセツトパルスを発生す
る。
ベース・エミツタ間に接続された抵抗４が在るた
めに、第１の電流源Q4の電流値が所定のレベル
Ithに達してから、第１のトランジスタQ5のベー
ス・エミツタ間電圧VBE5がVBE5＝Ith・Ｒになる
までの期間、トランジスタQ5がオフ状態であり、
トランジスタQ7がオフ状態である。従つて、電
源電圧が傾斜して立ち上がつても、VBE5＝Ith・
Ｒになると、トランジスタQ7がオン状態からオ
フ状態に切り換わり、それまでに、電源電圧が定
常状態に近い状態まで上昇している為、出力パル
ス波形が急峻に立ち上がる。また、電源電圧の立
ち上がりの過渡期に、コンデンサ６に蓄積された
電荷を一旦放電した後、コンデンサ６の充電をゼ
ロからスタートするから、電源を断続的に投入し
ても安定なパルス幅のリセツトパルスを発生す
る。
発明の効果
以上に説明したように、本発明は、電源電圧が
傾斜して立ち上がつても、急峻な立ち上がり波形
の出力パルスが得られ、電源を断続的に投入して
も、安定なパルス幅のリセツトパルスを発生でき
るという格別の効果を奏する。
傾斜して立ち上がつても、急峻な立ち上がり波形
の出力パルスが得られ、電源を断続的に投入して
も、安定なパルス幅のリセツトパルスを発生でき
るという格別の効果を奏する。
第１図は本発明の一実施例にかかるリセツトパ
ルス発生装置の回路図、第２図は実施例の動作タ
イミング図である。 １……電源電圧端子、２，３，４……抵抗、５
……出力端子、６……コンデンサ、Q1〜Q11……
トランジスタ。
ルス発生装置の回路図、第２図は実施例の動作タ
イミング図である。 １……電源電圧端子、２，３，４……抵抗、５
……出力端子、６……コンデンサ、Q1〜Q11……
トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ダイオード順方向電圧２個分以上の電源電圧
で始動し、前記電源電圧の増大に応じて電流値が
増大する第１、第２、第３、第４の電流源Q4，
Q8，Q9，Q10、 ベースに前記第１の電流源Q4を接続し、コレ
クタに前記第２の電流源Q8を接続すると共に、
ベース・エミツタ間に抵抗４を接続した第１のト
ランジスタQ5、 ベースに前記第１のトランジスタのコレクタを
接続し、コレクタにコンデンサ６並びに前記第３
の電流源Q9を接続した初段のトランジスタ６と、
前記初段のトランジスタに続いて縦続接続された
偶数段目のトランジスタQ11とを有し、前記第１
のトランジスタのコレクタ電位の変化を遅延する
遅延回路、 前記第１のトランジスタQ5のコレクタがベー
スに接続され、前記遅延回路の前記偶数段目のト
ランジスタQ11のコレクタ、前記第４の電流源
Q10、並びに出力端子５がコレクタに接続された
第２のトランジスタQ7、 を備えたリセツトパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037663A JPS59163916A (ja) | 1983-03-08 | 1983-03-08 | リセツトパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037663A JPS59163916A (ja) | 1983-03-08 | 1983-03-08 | リセツトパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163916A JPS59163916A (ja) | 1984-09-17 |
| JPH0560284B2 true JPH0560284B2 (ja) | 1993-09-02 |
Family
ID=12503869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037663A Granted JPS59163916A (ja) | 1983-03-08 | 1983-03-08 | リセツトパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163916A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135615A (ja) * | 1984-07-27 | 1986-02-20 | Omron Tateisi Electronics Co | 電源リセット回路 |
| JP2541585B2 (ja) * | 1987-11-18 | 1996-10-09 | 富士通株式会社 | リセット信号発生回路 |
| JP2687159B2 (ja) * | 1989-02-14 | 1997-12-08 | 松下電器産業株式会社 | 電源投入時のリセットパルス生成回路 |
| KR100359879B1 (ko) * | 2000-08-21 | 2002-11-07 | 주식회사 티엘아이 | 전원전압 온 리셋 펄스 발생회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158843A (en) * | 1978-06-06 | 1979-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Power-on reset circuit |
-
1983
- 1983-03-08 JP JP58037663A patent/JPS59163916A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158843A (en) * | 1978-06-06 | 1979-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Power-on reset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163916A (ja) | 1984-09-17 |
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