JPS645383Y2 - - Google Patents
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- Publication number
- JPS645383Y2 JPS645383Y2 JP14388081U JP14388081U JPS645383Y2 JP S645383 Y2 JPS645383 Y2 JP S645383Y2 JP 14388081 U JP14388081 U JP 14388081U JP 14388081 U JP14388081 U JP 14388081U JP S645383 Y2 JPS645383 Y2 JP S645383Y2
- Authority
- JP
- Japan
- Prior art keywords
- switching transistor
- switch
- differentiating circuit
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 description 18
- 244000145845 chattering Species 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、各種電子機器の電子回路を制御する
ためのトリガパルスとして使用されるパルスを発
生するためのパルス発生回路に関するものであ
る。
ためのトリガパルスとして使用されるパルスを発
生するためのパルス発生回路に関するものであ
る。
斯かるパルス発生回路は一般に、モーメンタリ
スイツチのオン操作に応じて一定巾のパルスを発
生するように構成されるが、従来はこのためにワ
ンシヨツトマルチバイブレータなどの回路を使用
していた。ところが、このような回路を使用する
と、パルスを発生していない待期状態にあるとき
にもバイアス電流などを流しておく必要があり、
消費電力零というわけにはいかなかつた。このた
め、電池を電源とするラジカセなどにおいては、
電力消費の観点から何らかの対策が望まれてい
た。
スイツチのオン操作に応じて一定巾のパルスを発
生するように構成されるが、従来はこのためにワ
ンシヨツトマルチバイブレータなどの回路を使用
していた。ところが、このような回路を使用する
と、パルスを発生していない待期状態にあるとき
にもバイアス電流などを流しておく必要があり、
消費電力零というわけにはいかなかつた。このた
め、電池を電源とするラジカセなどにおいては、
電力消費の観点から何らかの対策が望まれてい
た。
本考案は上述した点に鑑みてなされたもので、
その目的とするところは、スイツチの押圧操作に
より該押圧操作時間に無関係に一定幅のパルスを
発生することができ、しかもスイツチを操作して
いない待機中の電力消費を零とすることができる
ようにしたパルス発生回路を提供することにあ
る。
その目的とするところは、スイツチの押圧操作に
より該押圧操作時間に無関係に一定幅のパルスを
発生することができ、しかもスイツチを操作して
いない待機中の電力消費を零とすることができる
ようにしたパルス発生回路を提供することにあ
る。
以下本考案を図示実施例について説明する。
図中SWは常開のモーメンタリスイツチからな
るオン・オフスイツチで、パルスを発生すべきと
き押圧操作によりオンされ、その押圧を解くこと
によりオフされる。このスイツチSWの一端は＋
Ｂ電源に接続され、他端はコンデンサC1及び抵
抗R2からなる第１の微分回路を介してNPN型ス
イツチングトランジスタQ1のベースに接続され
ている。トランジスタQ1のコレクタは抵抗R3及
びR1を介して＋Ｂ電源に、エミツタはアースに
それぞれ接続されている。抵抗R1及びR3の相互
接続点には、エミツタ−コレクタ通路が＋Ｂ電源
と出力端子Ｔとの間に接続されているPNP型ス
イツチングトランジスタQ2のベースが接続され
ている。そして、上記出力端子Ｔとトランジスタ
Q1のベースとの間には、コンデンサC2及び抵抗
R4からなる第２の微分回路が接続されている。
トランジスタQ1のベースとアース間に接続され
ている抵抗R5は、両微分回路に流れるコンデン
サC1，C2の充電電流を流し、トランジスタQ1の
導通状態にバイアスするように働く。なお、上記
第１の微分回路のコンデンサC1の充電電流はト
ランジスタQ1を一時的にオンできればよいので、
コンデンサC1の値は小さくてよい。抵抗R6はコ
ンデンサC1に蓄えられた電荷を放電する電路を
形成している。
るオン・オフスイツチで、パルスを発生すべきと
き押圧操作によりオンされ、その押圧を解くこと
によりオフされる。このスイツチSWの一端は＋
Ｂ電源に接続され、他端はコンデンサC1及び抵
抗R2からなる第１の微分回路を介してNPN型ス
イツチングトランジスタQ1のベースに接続され
ている。トランジスタQ1のコレクタは抵抗R3及
びR1を介して＋Ｂ電源に、エミツタはアースに
それぞれ接続されている。抵抗R1及びR3の相互
接続点には、エミツタ−コレクタ通路が＋Ｂ電源
と出力端子Ｔとの間に接続されているPNP型ス
イツチングトランジスタQ2のベースが接続され
ている。そして、上記出力端子Ｔとトランジスタ
Q1のベースとの間には、コンデンサC2及び抵抗
R4からなる第２の微分回路が接続されている。
トランジスタQ1のベースとアース間に接続され
ている抵抗R5は、両微分回路に流れるコンデン
サC1，C2の充電電流を流し、トランジスタQ1の
導通状態にバイアスするように働く。なお、上記
第１の微分回路のコンデンサC1の充電電流はト
ランジスタQ1を一時的にオンできればよいので、
コンデンサC1の値は小さくてよい。抵抗R6はコ
ンデンサC1に蓄えられた電荷を放電する電路を
形成している。
なお、上記第１の微分回路の充電時定数C1，
R2は第２の微分回路の充電時定数C2，R4よりも
小さくなるように設定されている。また、抵抗
R2及びR6は、スイツチSWをオンからオフしたと
きこれらに流れるコンデンサC1の放電電流を十
分小さくするよう制限し、該放電電流が第２の微
分回路のコンデンサC2の充電電流によるトラン
ジスタQ1の導通に影響を与えないようにする値
に設定される。
R2は第２の微分回路の充電時定数C2，R4よりも
小さくなるように設定されている。また、抵抗
R2及びR6は、スイツチSWをオンからオフしたと
きこれらに流れるコンデンサC1の放電電流を十
分小さくするよう制限し、該放電電流が第２の微
分回路のコンデンサC2の充電電流によるトラン
ジスタQ1の導通に影響を与えないようにする値
に設定される。
以上のような構成により、スイツチSWが図示
のようにオフ状態にあるときには、トランジスタ
Q1はそのベースに電流が流れず、非導通状態に
あるため、抵抗R1及びR3に電流が流れることが
なく、トランジスタQ2も非導通状態にあり、回
路のどこにも電流が流れていない。従つて、回路
の待機中における電力消費は零である。
のようにオフ状態にあるときには、トランジスタ
Q1はそのベースに電流が流れず、非導通状態に
あるため、抵抗R1及びR3に電流が流れることが
なく、トランジスタQ2も非導通状態にあり、回
路のどこにも電流が流れていない。従つて、回路
の待機中における電力消費は零である。
今、第２図ａに示すように時点t1でスイツチ
SWを押圧操作してオンすると、スイツチSWを
介してコンデンサC1が充電され、そのとき第２
図ｂに示すような充電電流ic1が抵抗R2及ぼR5を
通じて流れるようになる。この結果、トランジス
タQ1のベース電位が上昇し、トランジスタQ1が
第２図ｃに示すように導通し、抵抗R1及びR3に
電流が流れるようになる。そして、この抵抗R2
の電圧降下により、トランジスタQ2が第２図ｄ
に示すように導通するようになり、回路の出力端
子Ｔの電圧が立上る。この電圧の立上りにより、
第２の微分回路のコンデンサC2が充電されるよ
うになり、そのとき第２図ｅに示すような充電電
流ic2が抵抗R4及びR5を通じて流れるようになる。
SWを押圧操作してオンすると、スイツチSWを
介してコンデンサC1が充電され、そのとき第２
図ｂに示すような充電電流ic1が抵抗R2及ぼR5を
通じて流れるようになる。この結果、トランジス
タQ1のベース電位が上昇し、トランジスタQ1が
第２図ｃに示すように導通し、抵抗R1及びR3に
電流が流れるようになる。そして、この抵抗R2
の電圧降下により、トランジスタQ2が第２図ｄ
に示すように導通するようになり、回路の出力端
子Ｔの電圧が立上る。この電圧の立上りにより、
第２の微分回路のコンデンサC2が充電されるよ
うになり、そのとき第２図ｅに示すような充電電
流ic2が抵抗R4及びR5を通じて流れるようになる。
上述したように第１の微分回路の時定数は小さ
いので、短時間でコンデンサC1の充電が終り、
時点t2では充電電流は零になる。しかし、このと
き、第２の微分回路のコンデンサC2の充電は終
了しておらず、抵抗R5を通じてその充電電流が
流れているため、トランジスタQ1の導通は保持
される。そして、コンデンサC2の充電電流がト
ランジスタQ1の導通を保持できないレベル以下
になる時点t3で、トランジスタQ1が非導通とな
り、これに伴いトランジスタQ2も非導通となる
ため、出力端子Ｔの電圧が立下るようになる。こ
の結果、出力端子Ｔには時点t1で立上り、時点t3
で立下るパルスが発生されるようになる。
いので、短時間でコンデンサC1の充電が終り、
時点t2では充電電流は零になる。しかし、このと
き、第２の微分回路のコンデンサC2の充電は終
了しておらず、抵抗R5を通じてその充電電流が
流れているため、トランジスタQ1の導通は保持
される。そして、コンデンサC2の充電電流がト
ランジスタQ1の導通を保持できないレベル以下
になる時点t3で、トランジスタQ1が非導通とな
り、これに伴いトランジスタQ2も非導通となる
ため、出力端子Ｔの電圧が立下るようになる。こ
の結果、出力端子Ｔには時点t1で立上り、時点t3
で立下るパルスが発生されるようになる。
ところで、押圧操作されたスイツチSWは任意
の時点で押圧が解かれるが、今第２図に示すよう
に時点t3よりはるかに早い時点t2′で行われたとす
ると、コンデンサC1に蓄えられた電荷は抵抗R6，
R5及びR2を通じて放電されるようになり、この
結果第２図ｂに示すような小さな放電電流idが流
れるようになる。この放電電流は、十分小さく制
限されているので、第２の微分回路のコンデンサ
C2の充電電流によるトランジスタQ1の導通に影
響を与えない。なお、このようにスイツチSWの
開放時点が早い場合には、スイツチ開放時にスイ
ツチにチヤタリングが生じても、トランジスタ
Q1が導通状態にあるので、出力波形にも何ら影
響を与えないことは明らかである。
の時点で押圧が解かれるが、今第２図に示すよう
に時点t3よりはるかに早い時点t2′で行われたとす
ると、コンデンサC1に蓄えられた電荷は抵抗R6，
R5及びR2を通じて放電されるようになり、この
結果第２図ｂに示すような小さな放電電流idが流
れるようになる。この放電電流は、十分小さく制
限されているので、第２の微分回路のコンデンサ
C2の充電電流によるトランジスタQ1の導通に影
響を与えない。なお、このようにスイツチSWの
開放時点が早い場合には、スイツチ開放時にスイ
ツチにチヤタリングが生じても、トランジスタ
Q1が導通状態にあるので、出力波形にも何ら影
響を与えないことは明らかである。
これに対し、スイツチSWの開放時点が時点t3
より十分遅れて行われた場合には、トランジスタ
Q1が非導通状態となつているため、時点t2′で開
放した場合と事情が異なる。しかし、この場合
も、第２図ｂにid′で示すような放電電流が流れ
るため、チヤタリングが生じても、トランジスタ
Q1を導通するような充電電流は流れず、チヤタ
リングによる誤動作は起らない。
より十分遅れて行われた場合には、トランジスタ
Q1が非導通状態となつているため、時点t2′で開
放した場合と事情が異なる。しかし、この場合
も、第２図ｂにid′で示すような放電電流が流れ
るため、チヤタリングが生じても、トランジスタ
Q1を導通するような充電電流は流れず、チヤタ
リングによる誤動作は起らない。
なお、一般にスイツチSWのオン期間は発生す
るパルスの一定幅より十分に大きいが、上述した
実施例ではスイツチSWのオン期間がパルス幅よ
り短い場合でも、一定幅のパルスを出力し続ける
ことができるようになつている。
るパルスの一定幅より十分に大きいが、上述した
実施例ではスイツチSWのオン期間がパルス幅よ
り短い場合でも、一定幅のパルスを出力し続ける
ことができるようになつている。
また、上述の実施例では、一定幅のパルスの発
生が終つた後スイツチをオフした際、第１の微分
回路中のコンデンサC1の放電電流により、この
スイツチオフ時のチヤタリングによる誤動作を防
止することができる。
生が終つた後スイツチをオフした際、第１の微分
回路中のコンデンサC1の放電電流により、この
スイツチオフ時のチヤタリングによる誤動作を防
止することができる。
以上説明したように本考案によれば、モーメン
タリスイツチがオンしたとき、第１の微分回路に
流れる電流により第１のスイツチングトランジス
タが導通し、この第１のスイツチングトランジス
タの導通により第２のスイツチングトランジスタ
が導通する。第２のスイツチングトランジスタが
導通すると第２の微分回路に電流が流れる。この
第２の微分回路の時定数は第１の微分回路の時定
数よりも大きく、第２の微分回路には第１の微分
回路に流れる電流がなくなつた後も電流が流れ
る。従つて、この電流により第１のスイツチング
トランジスタの導通状態が保持されて第２のスイ
ツチングトランジスタも導通し続けるため、出力
には第２の微分回路の時定数により決まる一定幅
のパルスが発生される。また、第１及び第２のス
イツチングトランジスタが導通している期間はス
イツチがオンされてから一定時間であり、それ以
外では非導通状態にあり、かつスイツチはオン操
作していないときはオフしているため、待機中に
おける消費電力は零である。
タリスイツチがオンしたとき、第１の微分回路に
流れる電流により第１のスイツチングトランジス
タが導通し、この第１のスイツチングトランジス
タの導通により第２のスイツチングトランジスタ
が導通する。第２のスイツチングトランジスタが
導通すると第２の微分回路に電流が流れる。この
第２の微分回路の時定数は第１の微分回路の時定
数よりも大きく、第２の微分回路には第１の微分
回路に流れる電流がなくなつた後も電流が流れ
る。従つて、この電流により第１のスイツチング
トランジスタの導通状態が保持されて第２のスイ
ツチングトランジスタも導通し続けるため、出力
には第２の微分回路の時定数により決まる一定幅
のパルスが発生される。また、第１及び第２のス
イツチングトランジスタが導通している期間はス
イツチがオンされてから一定時間であり、それ以
外では非導通状態にあり、かつスイツチはオン操
作していないときはオフしているため、待機中に
おける消費電力は零である。
第１図は本考案によるパルス発生回路の一実施
例を示す回路図、及び第２図ａ乃至ｅは第１図の
回路の動作を説明するため波形図である。 SW……スイツチ、Q1……NPN型スイツチン
グトランジスタ、Q2……PNP型スイツチングト
ランジスタ、C1，C2……コンデンサ、R2，R4…
…抵抗。
例を示す回路図、及び第２図ａ乃至ｅは第１図の
回路の動作を説明するため波形図である。 SW……スイツチ、Q1……NPN型スイツチン
グトランジスタ、Q2……PNP型スイツチングト
ランジスタ、C1，C2……コンデンサ、R2，R4…
…抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 電源とアース間に接続された第１のスイツチン
グトランジスタと、 前記電源と出力端子間に接続され、前記第１の
スイツチングトランジスタの導通により導通状態
にバイアスされる第２のスイツチングトランジス
タと、 一端が前記電源に接続され、常時オフしていて
押圧操作によりその間オンするスイツチと、 該スイツチの他端と前記第１のスイツチングト
ランジスタのベースとの間に接続された第１の微
分回路と、 前記出力端子と前記第１のスイツチングトラン
ジスタのベースとの間に接続された第２の微分回
路と、 前記スイツチの他端と第１の微分回路との接続
点及びアース間に接続された第１の抵抗と、 前記第１のスイツチングトランジスタのベース
及びアース間に接続され、前記第１、第２の微分
回路の充電電流を流す充電路を形成すると共に、
前記第１の抵抗と共に前記第１の微分回路の放電
路を形成する第２の抵抗とを備え、 前記第１の微分回路の時定数を前記第２の微分
回路の時定数より小さくし、 前記スイツチのオン操作に応じて前記第１の微
分回路に流れる充電電流により前記第１のスイツ
チングトランジスタを導通し、これに伴う前記第
２のスイツチングトランジスタの導通に応じて前
記第２の微分回路に流れる充電電流により、前記
第１の微分回路の充電電流がなくなつた後も、前
記第１のスイツチングトランジスタの導通を一定
時間保持するようにした、 ことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388081U JPS5850529U (ja) | 1981-09-30 | 1981-09-30 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388081U JPS5850529U (ja) | 1981-09-30 | 1981-09-30 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850529U JPS5850529U (ja) | 1983-04-05 |
| JPS645383Y2 true JPS645383Y2 (ja) | 1989-02-10 |
Family
ID=29936846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14388081U Granted JPS5850529U (ja) | 1981-09-30 | 1981-09-30 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850529U (ja) |
-
1981
- 1981-09-30 JP JP14388081U patent/JPS5850529U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850529U (ja) | 1983-04-05 |
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