JPH0614384Y2 - ラッチングリレーの駆動回路 - Google Patents
ラッチングリレーの駆動回路Info
- Publication number
- JPH0614384Y2 JPH0614384Y2 JP1988155420U JP15542088U JPH0614384Y2 JP H0614384 Y2 JPH0614384 Y2 JP H0614384Y2 JP 1988155420 U JP1988155420 U JP 1988155420U JP 15542088 U JP15542088 U JP 15542088U JP H0614384 Y2 JPH0614384 Y2 JP H0614384Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power
- capacitor
- reset
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Relay Circuits (AREA)
Description
【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は、ラッチングリレーを駆動する駆動回路に関す
るものである。
るものである。
＜従来の技術＞ リレーを用いる場合、熱起電力を小さくしたり、消費電
力を少なくする為にラッチングリレーが用いられる。し
かし、ラッチングリレーは電源がオフの時にリレーの動
作が不確定な状態となる。その為、このラッチングリレ
ーを測定器等の入力信号ラインに用いた場合、電源オフ
の時の安全性の面で不都合が生じる場合がある。また、
マイクロ・プロセッサを用いた機器では電源がオフから
オンになる期間，動作が不確実になる。この様に、電源
がオン・又はオフになってから所定時間の間，ラッチン
グリレーを含めて各種の回路は正常に動作しない場合が
ある。
力を少なくする為にラッチングリレーが用いられる。し
かし、ラッチングリレーは電源がオフの時にリレーの動
作が不確定な状態となる。その為、このラッチングリレ
ーを測定器等の入力信号ラインに用いた場合、電源オフ
の時の安全性の面で不都合が生じる場合がある。また、
マイクロ・プロセッサを用いた機器では電源がオフから
オンになる期間，動作が不確実になる。この様に、電源
がオン・又はオフになってから所定時間の間，ラッチン
グリレーを含めて各種の回路は正常に動作しない場合が
ある。
＜考案が解決しようとする課題＞ 本考案はこの様な点にを解決する為になされたもので、
電源のオン・オフ時にラッチングリレーの不確定な動作
を防ぐようにした駆動回路を提供することを目的とした
ものである。
電源のオン・オフ時にラッチングリレーの不確定な動作
を防ぐようにした駆動回路を提供することを目的とした
ものである。
＜課題を解決する為の手段＞ 本考案は、上記の目的を達成するために、電源と共通電
位点間にそれぞれ接続された第１の抵抗と第１のコンデ
ンサの直列回路、第２の抵抗とトランジスタの直列回
路、第２のコンデンサと第１のダイオードの直列回路、
及び第１の抵抗と第１のコンデンサの接続点と，第２の
コンデンサと第１のダイオードの接続点との間に接続さ
れた第２のダイオードよりなり、前記トランジスタのベ
ースは前記第１の抵抗と第１のコンデンサの接続点に接
続され、電源を投入してから所定の時間経過後に投入検
出信号を出力すると共に、電源を遮断すると急速に遮断
検出信号を出力する電源オフ検出回路、 前記電源に接続されたラッチングリレーのセットコイル
及びリセットコイル、前記電源電圧により充電されるコ
ンデンサ、前記リセットコイルに接続されリセット信号
が与えられて駆動される第１のトランジスタ、第１のト
ランジスタに並列に接続されると共にそのベースが前記
電源オフ検出回路における第２の抵抗とトランジスタと
の接続点に接続され前記電源オフ検出回路の出力信号が
与えられて駆動される第２のトランジスタ、及び前記セ
ットコイルに接続されセット信号が与えられて駆動され
る第３のトランジスタを具備し、 電源を投入してから前記所定の時間電源電圧により第１
のトランジスタを介してリセットコイルに電流を流すと
共に、電源を遮断した場合には前記コンデンサの放電電
圧により前記第２のトランジスタを介してリセットコイ
ルに電流を流してリレーをリセットさせるように構成し
たものである。以下、実施例に付いて第１図を用いて詳
細に説明する。
位点間にそれぞれ接続された第１の抵抗と第１のコンデ
ンサの直列回路、第２の抵抗とトランジスタの直列回
路、第２のコンデンサと第１のダイオードの直列回路、
及び第１の抵抗と第１のコンデンサの接続点と，第２の
コンデンサと第１のダイオードの接続点との間に接続さ
れた第２のダイオードよりなり、前記トランジスタのベ
ースは前記第１の抵抗と第１のコンデンサの接続点に接
続され、電源を投入してから所定の時間経過後に投入検
出信号を出力すると共に、電源を遮断すると急速に遮断
検出信号を出力する電源オフ検出回路、 前記電源に接続されたラッチングリレーのセットコイル
及びリセットコイル、前記電源電圧により充電されるコ
ンデンサ、前記リセットコイルに接続されリセット信号
が与えられて駆動される第１のトランジスタ、第１のト
ランジスタに並列に接続されると共にそのベースが前記
電源オフ検出回路における第２の抵抗とトランジスタと
の接続点に接続され前記電源オフ検出回路の出力信号が
与えられて駆動される第２のトランジスタ、及び前記セ
ットコイルに接続されセット信号が与えられて駆動され
る第３のトランジスタを具備し、 電源を投入してから前記所定の時間電源電圧により第１
のトランジスタを介してリセットコイルに電流を流すと
共に、電源を遮断した場合には前記コンデンサの放電電
圧により前記第２のトランジスタを介してリセットコイ
ルに電流を流してリレーをリセットさせるように構成し
たものである。以下、実施例に付いて第１図を用いて詳
細に説明する。
＜実施例＞ 第１図は本考案に係る駆動回路の一実施例の接続図であ
る。図において、ＲＣはラッチングリレーのリセットコ
イル、ＳＣは同じくセットコイルである。Ｄはダイオー
ド、Ｑ１〜Ｑ３は夫々トランジスタ、Ｃはコンデンサ、
＋Ｖｃは電源、ＤＥは電源オフ検出回路を示すものであ
る。
る。図において、ＲＣはラッチングリレーのリセットコ
イル、ＳＣは同じくセットコイルである。Ｄはダイオー
ド、Ｑ１〜Ｑ３は夫々トランジスタ、Ｃはコンデンサ、
＋Ｖｃは電源、ＤＥは電源オフ検出回路を示すものであ
る。
リセットコイルＲＣはダイオードＤとトランジスタＱ１
を介して電源Ｖｃと共通電位点ＣＯＭの間に接続され、
コンデンサＣはダイオードＤと共通電位点ＣＯＭの間に
接続されている。トランジスタＱ１のベースにはリセッ
ト信号ＲＳＥＴが加えられ、このトランジスタには並列
にトランジスタＱ２が接続されている。Ｑ２のベースに
は電源オフ検出回路ＤＥの出力信号が加えられる。セッ
トコイルＳＣの一端は電源＋Ｖｃに接続され、他端はト
ランジスタＱ３に接続され、このトランジスタのベース
にはセット信号ＳＥＴが加えられるようになっている。
を介して電源Ｖｃと共通電位点ＣＯＭの間に接続され、
コンデンサＣはダイオードＤと共通電位点ＣＯＭの間に
接続されている。トランジスタＱ１のベースにはリセッ
ト信号ＲＳＥＴが加えられ、このトランジスタには並列
にトランジスタＱ２が接続されている。Ｑ２のベースに
は電源オフ検出回路ＤＥの出力信号が加えられる。セッ
トコイルＳＣの一端は電源＋Ｖｃに接続され、他端はト
ランジスタＱ３に接続され、このトランジスタのベース
にはセット信号ＳＥＴが加えられるようになっている。
電源オフ検出回路ＤＥは“ＰＯＷＥＲ ＯＮ ＲＥＳＥ
Ｔ”回路として公知のもので、ダイオードＤ１，Ｄ２、
コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２及びトランジス
タＱ４よりなるものである。電源Ｖｃは抵抗Ｒ１とコン
デンサＣ２を介して、またコンデンサＣ２とダイオード
Ｄ１を介して、更に抵抗Ｒ２とトランジスタＱ４を介し
てそれぞれ共通電位点ＣＯＭに接続されている。抵抗Ｒ
１とコンデンサＣ１の接続点ＸはトランジスタＱ４のベ
ースに接続されると共に、ダイオードＤ２を介してコン
デンサＣ２とダイオードＤ１の接続点Ｙに接続されてい
る。抵抗Ｒ２とトランジスタＱ４のコレクタの接続点Ｚ
は前記トランジスタＱ２のベースに接続されている。こ
の様な構成の電源オフ検出回路ＤＥを持つリレー駆動回
路の動作を第２図の波形図を用いて説明すると次の如く
なる。
Ｔ”回路として公知のもので、ダイオードＤ１，Ｄ２、
コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２及びトランジス
タＱ４よりなるものである。電源Ｖｃは抵抗Ｒ１とコン
デンサＣ２を介して、またコンデンサＣ２とダイオード
Ｄ１を介して、更に抵抗Ｒ２とトランジスタＱ４を介し
てそれぞれ共通電位点ＣＯＭに接続されている。抵抗Ｒ
１とコンデンサＣ１の接続点ＸはトランジスタＱ４のベ
ースに接続されると共に、ダイオードＤ２を介してコン
デンサＣ２とダイオードＤ１の接続点Ｙに接続されてい
る。抵抗Ｒ２とトランジスタＱ４のコレクタの接続点Ｚ
は前記トランジスタＱ２のベースに接続されている。こ
の様な構成の電源オフ検出回路ＤＥを持つリレー駆動回
路の動作を第２図の波形図を用いて説明すると次の如く
なる。
第２図（イ）に示すごとく、時刻ｔ１において電源Ｖｃ
のスイッチ（図示せず）を投入する。そうすると電源電
圧Ｖｃは第２図（ロ）の如く徐徐に立ち上がり、この電
源電圧はダイオードＤに加えられると共に、電源オフ検
出回路ＤＥに加えられる。この場合、一定時間Ｔｄが経
過するまで電源オフ検出回路ＤＥの接続点Ｚの電位は２
図（ハ）の如く“１”レベルとなっている。その結果、
トランジスタＱ２はオンになり、このトランジスタを介
してリセットコイルＲＣに電源電圧Ｖｃにより第２図
（ホ）の斜線Ａで示す如くの電流が流れ、この電流によ
りリレーはリセットされる。このＴｄ期間，マイクロ・
プロセッサを用いた機器では動作が不確実な状態になっ
ている。一方、電源オフ検出回路ＤＥにも電源電圧Ｖｃ
が加えられる。そうすると、この検出回路における抵抗
Ｒ１を介してコンデンサＣ１が、またダイオードＤ１を
介してコンデンサＣ２が充電される。電源スイッチをオ
ンにしてからＴｄ時間後にコンデンサＣ１の端子電圧が
一定値に達するとトランジスタＱ４がオンになり、第２
図（ハ）の如く接続点Ｚの電位は“０”レベルとなる。
この電圧が電源オフ検出回路ＤＥの出力信号として取り
出されてトランジスタＱ２に加えられ、その結果第２図
（ニ）の如くＱ２はオフになる。
のスイッチ（図示せず）を投入する。そうすると電源電
圧Ｖｃは第２図（ロ）の如く徐徐に立ち上がり、この電
源電圧はダイオードＤに加えられると共に、電源オフ検
出回路ＤＥに加えられる。この場合、一定時間Ｔｄが経
過するまで電源オフ検出回路ＤＥの接続点Ｚの電位は２
図（ハ）の如く“１”レベルとなっている。その結果、
トランジスタＱ２はオンになり、このトランジスタを介
してリセットコイルＲＣに電源電圧Ｖｃにより第２図
（ホ）の斜線Ａで示す如くの電流が流れ、この電流によ
りリレーはリセットされる。このＴｄ期間，マイクロ・
プロセッサを用いた機器では動作が不確実な状態になっ
ている。一方、電源オフ検出回路ＤＥにも電源電圧Ｖｃ
が加えられる。そうすると、この検出回路における抵抗
Ｒ１を介してコンデンサＣ１が、またダイオードＤ１を
介してコンデンサＣ２が充電される。電源スイッチをオ
ンにしてからＴｄ時間後にコンデンサＣ１の端子電圧が
一定値に達するとトランジスタＱ４がオンになり、第２
図（ハ）の如く接続点Ｚの電位は“０”レベルとなる。
この電圧が電源オフ検出回路ＤＥの出力信号として取り
出されてトランジスタＱ２に加えられ、その結果第２図
（ニ）の如くＱ２はオフになる。
ここで、第２図（ト）に示すごとく時刻ｔ２においてセ
ット信号ＳＥＴがトランジスタＱ３に与えられると、こ
のトランジスタを介してセットコイルＳＣに電源電圧Ｖ
ｃにより電流が与えられてリレーは第２図（ヘ）の如く
動作状態となる。時刻ｔ２においては電源電圧Ｖｃは十
分に立ち上がって一定値になる。従って、この時刻にセ
ット信号ＳＥＴを与えることにより、リレーは確定した
状態で動作し、またマイクロ・プロセッサ等も確実に動
作状態になっている。
ット信号ＳＥＴがトランジスタＱ３に与えられると、こ
のトランジスタを介してセットコイルＳＣに電源電圧Ｖ
ｃにより電流が与えられてリレーは第２図（ヘ）の如く
動作状態となる。時刻ｔ２においては電源電圧Ｖｃは十
分に立ち上がって一定値になる。従って、この時刻にセ
ット信号ＳＥＴを与えることにより、リレーは確定した
状態で動作し、またマイクロ・プロセッサ等も確実に動
作状態になっている。
次に、例えば時刻ｔ３においてリセット信号ＲＳＥＴが
与えられるとトランジスタＱ１がオンになり、ダイオー
ドＤを介してリセットコイルＲＣに電流が流れ、リレー
をリセット状態にする。また、時刻ｔ４において再びセ
ット信号ＳＥＴが与えられるとリレーはセットされる。
ここで、時刻ｔ５において電源スイッチを遮断すると、
電源電圧Ｖｃは第２図（ロ）の如く徐徐に下降する。こ
の時、電源＋ＶｃにおけるコンデンサＣ２の充電電圧は
ダイオードＤ２とトランジスタＱ４を通して放電され、
Ｃ２の端子電圧がＸ点の電圧より低くなるとトランジス
タＱ４は急激にオフになる。その結果、Ｚ点の電圧は第
２図（ハ）の如く急激に“１”レベルとなり、トランジ
スタＱ２がオンになる。トランジスタＱ２がオンになる
と電源電圧ＶｃによりコンデンサＣに充電されていた電
圧がリセットコイルＲＣ，トランジスタＱ２を介して第
２図（ヘ）の斜線Ｂで示す如く放電され、この放電電流
によりリレーはリセットされる。この様に、電源オフ検
出回路ＤＥを用いることにより、電源Ｖｃがオフになっ
たことを急速に検出し、ラッチングリレーを強制的にリ
セットさせるように構成されているので、ラッチングリ
レーが不確定状態で動作することが防止される。
与えられるとトランジスタＱ１がオンになり、ダイオー
ドＤを介してリセットコイルＲＣに電流が流れ、リレー
をリセット状態にする。また、時刻ｔ４において再びセ
ット信号ＳＥＴが与えられるとリレーはセットされる。
ここで、時刻ｔ５において電源スイッチを遮断すると、
電源電圧Ｖｃは第２図（ロ）の如く徐徐に下降する。こ
の時、電源＋ＶｃにおけるコンデンサＣ２の充電電圧は
ダイオードＤ２とトランジスタＱ４を通して放電され、
Ｃ２の端子電圧がＸ点の電圧より低くなるとトランジス
タＱ４は急激にオフになる。その結果、Ｚ点の電圧は第
２図（ハ）の如く急激に“１”レベルとなり、トランジ
スタＱ２がオンになる。トランジスタＱ２がオンになる
と電源電圧ＶｃによりコンデンサＣに充電されていた電
圧がリセットコイルＲＣ，トランジスタＱ２を介して第
２図（ヘ）の斜線Ｂで示す如く放電され、この放電電流
によりリレーはリセットされる。この様に、電源オフ検
出回路ＤＥを用いることにより、電源Ｖｃがオフになっ
たことを急速に検出し、ラッチングリレーを強制的にリ
セットさせるように構成されているので、ラッチングリ
レーが不確定状態で動作することが防止される。
＜本考案の効果＞ 以上説明したように、本考案においては簡単な動作によ
り、電源電圧のオン・オフ時にラッチングリレーの不確
定動作を防止することができる駆動回路を得ることがで
きる。
り、電源電圧のオン・オフ時にラッチングリレーの不確
定動作を防止することができる駆動回路を得ることがで
きる。
第１図は本考案に係る駆動回路の一実施例の接続図、第
２図は第１図回路の動作を説明するための図である。 Ｖｃ……電源、ＲＣ……リセットコイル、ＳＣ……セッ
トコイル、Ｑ１，Ｑ２，Ｑ３……トランジスタ、Ｃ……
コンデンサ、ＤＥ……電源オフ検出回路。
２図は第１図回路の動作を説明するための図である。 Ｖｃ……電源、ＲＣ……リセットコイル、ＳＣ……セッ
トコイル、Ｑ１，Ｑ２，Ｑ３……トランジスタ、Ｃ……
コンデンサ、ＤＥ……電源オフ検出回路。
Claims (1)
- 【請求項１】電源と共通電位点間にそれぞれ接続された
第１の抵抗と第１のコンデンサの直列回路、第２の抵抗
とトランジスタの直列回路、第２のコンデンサと第１の
ダイオードの直列回路、及び第１の抵抗と第１のコンデ
ンサの接続点と，第２のコンデンサと第１のダイオード
の接続点との間に接続された第２のダイオードよりな
り、前記トランジスタのベースは前記第１の抵抗と第１
のコンデンサの接続点に接続され、電源を投入してから
所定の時間経過後に投入検出信号を出力すると共に、電
源を遮断すると急速に遮断検出信号を出力する電源オフ
検出回路、 前記電源に接続されたラッチングリレーのセットコイル
及びリセットコイル、前記電源電圧により充電されるコ
ンデンサ、前記リセットコイルに接続されリセット信号
が与えられて駆動される第１のトランジスタ、第１のト
ランジスタに並列に接続されると共にそのベースが前記
電源オフ検出回路における第２の抵抗とトランジスタと
の接続点に接続され前記電源オフ検出回路の出力信号が
与えられて駆動される第２のトランジスタ、及び前記セ
ットコイルに接続されセット信号が与えられて駆動され
る第３のトランジスタを具備し、 電源を投入してから前記所定の時間電源電圧により第１
のトランジスタを介してリセットコイルに電流を流すと
共に、電源を遮断した場合には前記コンデンサの放電電
圧により前記第２のトランジスタを介してリセットコイ
ルに電流を流してリレーをリセットさせるように構成し
たラッチングリレーの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988155420U JPH0614384Y2 (ja) | 1988-11-29 | 1988-11-29 | ラッチングリレーの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988155420U JPH0614384Y2 (ja) | 1988-11-29 | 1988-11-29 | ラッチングリレーの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276448U JPH0276448U (ja) | 1990-06-12 |
| JPH0614384Y2 true JPH0614384Y2 (ja) | 1994-04-13 |
Family
ID=31433036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988155420U Expired - Lifetime JPH0614384Y2 (ja) | 1988-11-29 | 1988-11-29 | ラッチングリレーの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614384Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536910U (ja) * | 1978-08-29 | 1980-03-10 | ||
| JPS60221918A (ja) * | 1984-04-18 | 1985-11-06 | フォスタ−電機株式会社 | 自己保持型電磁リレ−の制御回路 |
-
1988
- 1988-11-29 JP JP1988155420U patent/JPH0614384Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0276448U (ja) | 1990-06-12 |
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