JPH01246616A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH01246616A JPH01246616A JP63075231A JP7523188A JPH01246616A JP H01246616 A JPH01246616 A JP H01246616A JP 63075231 A JP63075231 A JP 63075231A JP 7523188 A JP7523188 A JP 7523188A JP H01246616 A JPH01246616 A JP H01246616A
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- Japan
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- voltage
- microprocessor
- reset
- circuit
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- Pending
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- 230000000087 stabilizing effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 16
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］ −
本発明はリセット回路に係わり、特に電源投入時の電源
電圧立上りカーブが特定できない電源の供給を受けるマ
イクロプロセッサのリセット回路に関する。
電圧立上りカーブが特定できない電源の供給を受けるマ
イクロプロセッサのリセット回路に関する。
［従来技術］
従来、この種の電源回路とリセット回路は第６図に示す
ものがあった。第６図において、１は電源回路、１ａは
電源スィッチ、ＺＤはツェナダイオード、ＣＰＵはマイ
クロプロセッサである。ツェナダイオードＺＤはマイク
ロプロセッサＣＰＵの電源端子子Ｂに電圧Ｖ を発生さ
せるために設けである。また、抵抗Ｒ１はツェナダイオ
ードＺＤに適切な電流を流すための電流制限抵抗である
。
ものがあった。第６図において、１は電源回路、１ａは
電源スィッチ、ＺＤはツェナダイオード、ＣＰＵはマイ
クロプロセッサである。ツェナダイオードＺＤはマイク
ロプロセッサＣＰＵの電源端子子Ｂに電圧Ｖ を発生さ
せるために設けである。また、抵抗Ｒ１はツェナダイオ
ードＺＤに適切な電流を流すための電流制限抵抗である
。
抵抗３とコンデンサ４は所定の時定数を持った積分回路
を構成する。
を構成する。
電源スィッチ１ａを接にすると電源回路１は電圧Ｖｃｃ
を発生する。この電圧Ｖｃｃの供給を受けるとツェナダ
イオードＺＤセ定めた電圧ＶＤＤがマイクロプロセッサ
ＣＰＵの電源端子子Ｂに印加される、この時点から抵抗
３とコンデンサ４で定まる時定数によりコンデンサ４に
電流が流れ込み抵抗３の両端に電圧が発生する。抵抗３
の両端に発生した電圧がリセット信号としてマイクロプ
ロセッサＣＰＵのリセット端子Ｒ８に印加されマイクロ
プロセッサＣＰＵはリセットされる。
を発生する。この電圧Ｖｃｃの供給を受けるとツェナダ
イオードＺＤセ定めた電圧ＶＤＤがマイクロプロセッサ
ＣＰＵの電源端子子Ｂに印加される、この時点から抵抗
３とコンデンサ４で定まる時定数によりコンデンサ４に
電流が流れ込み抵抗３の両端に電圧が発生する。抵抗３
の両端に発生した電圧がリセット信号としてマイクロプ
ロセッサＣＰＵのリセット端子Ｒ８に印加されマイクロ
プロセッサＣＰＵはリセットされる。
［発明が解決しようとする課題］
電源投入時の電源回路１の電源は他の機器の電源使用状
況により異なる電源立上りカーブでｏｖから電圧Ｖｃｃ
まで立上る。他の機器の電源「接」の状態が多いと電源
立上りカーブはゆるやかで、他の機器が電源［断」の状
態が多いと電源立上りカーブは急峻となる。マイクロプ
ロセッサＣＰＵは安定化した電圧はＶＤＤより低い最低
動作電圧で動作するので電源立上りカーブの状態によっ
てはリセット信号がリセット端子Ｒ３に送出された後で
マイクロプロセッサＣＰＵが最低動作電圧の供給を受け
、リセットされないことがある。また、コンデンサ４．
抵抗３の充放電を利用しているため、回路素子のばらつ
きにより動作が不安定となる等の解決しなければならな
い課題がある。
況により異なる電源立上りカーブでｏｖから電圧Ｖｃｃ
まで立上る。他の機器の電源「接」の状態が多いと電源
立上りカーブはゆるやかで、他の機器が電源［断」の状
態が多いと電源立上りカーブは急峻となる。マイクロプ
ロセッサＣＰＵは安定化した電圧はＶＤＤより低い最低
動作電圧で動作するので電源立上りカーブの状態によっ
てはリセット信号がリセット端子Ｒ３に送出された後で
マイクロプロセッサＣＰＵが最低動作電圧の供給を受け
、リセットされないことがある。また、コンデンサ４．
抵抗３の充放電を利用しているため、回路素子のばらつ
きにより動作が不安定となる等の解決しなければならな
い課題がある。
［発明の目的］
本発明は上述した点に鑑みなされたもので、電源電圧Ｖ
ｃｅの立上りのスピードに依存しない回路構成とし安定
したリセットが行なわれるリセット回路を提供すること
を目的とする。
ｃｅの立上りのスピードに依存しない回路構成とし安定
したリセットが行なわれるリセット回路を提供すること
を目的とする。
［課題を解決するための手段］
本発明によるリセット回路は電源と、前記電源投入時の
電源電圧立上りカーブを特定カーブに変換する積分回路
と、前記積分回路で変換された前記特定カーブに応じた
前記電源の供給を受けるマイクロプロセッサと、前記電
源の供給を受けてから所定時間経過した時点で動作し前
記マイクロプロセッサへリセット信号を送出するスイッ
チング手段とを備えた構成である。
電源電圧立上りカーブを特定カーブに変換する積分回路
と、前記積分回路で変換された前記特定カーブに応じた
前記電源の供給を受けるマイクロプロセッサと、前記電
源の供給を受けてから所定時間経過した時点で動作し前
記マイクロプロセッサへリセット信号を送出するスイッ
チング手段とを備えた構成である。
また、前記構成とは異なるリセット回路として、電源と
、前記電源電圧を所定の電圧に安定化する定電圧手段と
、前記安定化された電源の供給を受けるマイクロプロセ
ッサと、前記安定化された電源で動作するスイッチング
手段と、前記スイッチング手段が動作した時点から所定
時間経過した時点で前記マイクロプロセッサへリセット
信号を送出する積分回路とを備えた構成のものがある。
、前記電源電圧を所定の電圧に安定化する定電圧手段と
、前記安定化された電源の供給を受けるマイクロプロセ
ッサと、前記安定化された電源で動作するスイッチング
手段と、前記スイッチング手段が動作した時点から所定
時間経過した時点で前記マイクロプロセッサへリセット
信号を送出する積分回路とを備えた構成のものがある。
［実施例］
以下１本発明によるリセット回路を第１図および第２図
に従って詳述する。
に従って詳述する。
第１図において、１は電源回路、ｌａは電源スィッチ、
抵抗Ｒ１とコンデンサＣユは積分回路、ＣＰＵはマイク
ロプロセッサ、Ｔｒはスイッチング手段としてのトラン
ジスタ、ＺＤはマイクロプロセッサＣＰＵの電源電圧を
発生させるためのツェナーダイオードである。
抵抗Ｒ１とコンデンサＣユは積分回路、ＣＰＵはマイク
ロプロセッサ、Ｔｒはスイッチング手段としてのトラン
ジスタ、ＺＤはマイクロプロセッサＣＰＵの電源電圧を
発生させるためのツェナーダイオードである。
電源回路１は抵抗Ｒ１とＲ１を介してマイクロプロセッ
サＣＰＵの電源端子子Ｂと接続する。また。
サＣＰＵの電源端子子Ｂと接続する。また。
トランジスタＴｒのベースはアノード側が基準電位点に
接続されたツェナダイオードＺＤのカソード側と共に接
続点Ｐ２を介してマイクロプロセッサＣＰＵの電源端子
子Ｂと接続する。抵抗Ｒ１とＲ８との接続点Ｐ１は一端
が基準電位点に接続されたコンデンサＣ１の他端とトラ
ンジスタＴｒのエミッタを接続する。トランジスタＴｒ
のコレクタは一端が基準電位点に接続された抵抗Ｒ１、
Ｒ１を結線する。抵抗Ｒ３と抵抗Ｒ４との接続点Ｐ、は
マイクロプロセッサＣＰＵのリセット端子Ｒ３と接続す
る。
接続されたツェナダイオードＺＤのカソード側と共に接
続点Ｐ２を介してマイクロプロセッサＣＰＵの電源端子
子Ｂと接続する。抵抗Ｒ１とＲ８との接続点Ｐ１は一端
が基準電位点に接続されたコンデンサＣ１の他端とトラ
ンジスタＴｒのエミッタを接続する。トランジスタＴｒ
のコレクタは一端が基準電位点に接続された抵抗Ｒ１、
Ｒ１を結線する。抵抗Ｒ３と抵抗Ｒ４との接続点Ｐ、は
マイクロプロセッサＣＰＵのリセット端子Ｒ３と接続す
る。
第２図において第１図の接続点Ｐ、に接続されたコンデ
ンサＣ８を除去する。除去したコンデンサＣ８の替りに
マイクロプロセッサＣＰＵのリセット端子Ｒ８に一端が
基準電位点に接続されたコンデンサＣ２を結線する。コ
ンデンサＣ２と抵抗Ｒ１で積分回路を構成する。
ンサＣ８を除去する。除去したコンデンサＣ８の替りに
マイクロプロセッサＣＰＵのリセット端子Ｒ８に一端が
基準電位点に接続されたコンデンサＣ２を結線する。コ
ンデンサＣ２と抵抗Ｒ１で積分回路を構成する。
［発明の作用］
電源投入時の電圧Ｖｃｃの立上りが第３図のグラフＦユ
に示すように早い立上りのときには接続点Ｐ８は抵抗Ｒ
４とコンデンサＣ１で定める時定数に応じてグラフＦ２
となる。
に示すように早い立上りのときには接続点Ｐ８は抵抗Ｒ
４とコンデンサＣ１で定める時定数に応じてグラフＦ２
となる。
コンデンサＣ１と抵抗Ｒ１の時定数より長い時定数で電
圧Ｖｃｃが立上ると接続点Ｐ２は第４図に示すグラフＦ
４となる。このため、第４図の点線で示す接続点Ｐ工の
グラフＦ３はグラフＦ４にふくまれることになる。この
ため、接続点Ｐ、の立ち上りの早さは一定以上の早さで
は立上らないことになる。
圧Ｖｃｃが立上ると接続点Ｐ２は第４図に示すグラフＦ
４となる。このため、第４図の点線で示す接続点Ｐ工の
グラフＦ３はグラフＦ４にふくまれることになる。この
ため、接続点Ｐ、の立ち上りの早さは一定以上の早さで
は立上らないことになる。
電源投入後の接続点Ｐ８、Ｒ２、Ｐ□の電圧は第５図に
示すグラフＦ、、 Ｆ、、 Ｒ７のように変化する。接
続点Ｐ１は電源投入後グラフＦ、のように除々に電圧が
上昇するがツェナダイオードＺＤは予かじめ選定された
電圧に接続点Ｐ２がならないと電流が流れない、このた
め、ツェナ電圧を越えるまでは接続点Ｐ工とＲ２は同一
軌跡をたどる。
示すグラフＦ、、 Ｆ、、 Ｒ７のように変化する。接
続点Ｐ１は電源投入後グラフＦ、のように除々に電圧が
上昇するがツェナダイオードＺＤは予かじめ選定された
電圧に接続点Ｐ２がならないと電流が流れない、このた
め、ツェナ電圧を越えるまでは接続点Ｐ工とＲ２は同一
軌跡をたどる。
なお、抵抗Ｒ３の抵抗値はこの時点でトランジスタＴｒ
が動作しないよう選定されている。つまり、抵抗Ｒ１を
通る電流ＩＲｚ（この時は全ての電流が電源端子子Ｂに
流れこむ）と、その時発生する抵抗Ｒ２の電圧降下ｖＲ
２がトランジスタＴｒを動作させるために必要な電圧Ｖ
ＢＥより小さくするよう設定する。
が動作しないよう選定されている。つまり、抵抗Ｒ１を
通る電流ＩＲｚ（この時は全ての電流が電源端子子Ｂに
流れこむ）と、その時発生する抵抗Ｒ２の電圧降下ｖＲ
２がトランジスタＴｒを動作させるために必要な電圧Ｖ
ＢＥより小さくするよう設定する。
つぎに接続点Ｐ２の電圧がツェナ電圧を越えるとツェナ
ダイオードＺＤにツェナ電流ＩＺＤが流れｔ□時点で電
圧はＲ２となりグラフＦ６のようにサチレイトする。こ
の時、接続点Ｐ□を流れる電流の一部が接続点Ｐ２から
ツェナダイオードＺＤへ流れ込むことになる。この場合
、抵抗Ｒ２を流れる電流 ＩＲ２は電圧ＶＤＤの電流Ｉ ＶＤＤとツェナダイオー
ドＺＤに流れる電流Ｉｚｏを加算した電流と等しい。
ダイオードＺＤにツェナ電流ＩＺＤが流れｔ□時点で電
圧はＲ２となりグラフＦ６のようにサチレイトする。こ
の時、接続点Ｐ□を流れる電流の一部が接続点Ｐ２から
ツェナダイオードＺＤへ流れ込むことになる。この場合
、抵抗Ｒ２を流れる電流 ＩＲ２は電圧ＶＤＤの電流Ｉ ＶＤＤとツェナダイオー
ドＺＤに流れる電流Ｉｚｏを加算した電流と等しい。
ただし、抵抗Ｒ２の電圧ＶＲ，はｔ１時点のときと同じ
ようにＶＢＥ＞ ＶＲａになっている。
ようにＶＢＥ＞ ＶＲａになっている。
ｔ１時点を過ぎ接続点Ｐ２の電圧がマイクロプロセッサ
ＣＰＵを安定に動作させる電圧Ｖ、となった後では、接
続点ＰユとＲ２との電圧の差が十分大きくなり、ツェナ
電流が増加する。このため、抵抗Ｒ２の電流ＩＲ，が増
加し、ＶＲｚの電圧降下が大きくなり抵抗Ｒ２の両端の
電圧ＶＲｉがトランジスタＴｒのＶＢＥと等しくなりト
ランジスタＴｒが動作する。このため、接続点Ｐ１の電
流はトランジスタＴｒを介して抵抗Ｒ３，Ｒ４に流れ込
む。このため、ｔ１時点で接続点Ｐ、の電圧はＲ３とな
り直ちにグラフＦ７に示すように上昇しリセット信号を
リセット端子Ｒ８へ送出する。このようにして、マイク
ロプロセッサＣＰＵの電源電圧が完全に立ち上った後で
リセット信号が送出される。
ＣＰＵを安定に動作させる電圧Ｖ、となった後では、接
続点ＰユとＲ２との電圧の差が十分大きくなり、ツェナ
電流が増加する。このため、抵抗Ｒ２の電流ＩＲ，が増
加し、ＶＲｚの電圧降下が大きくなり抵抗Ｒ２の両端の
電圧ＶＲｉがトランジスタＴｒのＶＢＥと等しくなりト
ランジスタＴｒが動作する。このため、接続点Ｐ１の電
流はトランジスタＴｒを介して抵抗Ｒ３，Ｒ４に流れ込
む。このため、ｔ１時点で接続点Ｐ、の電圧はＲ３とな
り直ちにグラフＦ７に示すように上昇しリセット信号を
リセット端子Ｒ８へ送出する。このようにして、マイク
ロプロセッサＣＰＵの電源電圧が完全に立ち上った後で
リセット信号が送出される。
第２図に示す実施例では抵抗Ｒ１とコンデンサＣ２で積
分回路を構成している。トランジスタＴｒと抵抗Ｒ１お
よびツェナダイオードＺＤに係わる動作は第５図に示す
動作と同じである。このため、ツェナ電圧が安定化した
時点ｔ１でトランジスタＴｒが動作し、所定の時間経過
した時点ｔ、でリセット信号がリセット端子Ｒ８へ送出
される。
分回路を構成している。トランジスタＴｒと抵抗Ｒ１お
よびツェナダイオードＺＤに係わる動作は第５図に示す
動作と同じである。このため、ツェナ電圧が安定化した
時点ｔ１でトランジスタＴｒが動作し、所定の時間経過
した時点ｔ、でリセット信号がリセット端子Ｒ８へ送出
される。
［発明の効果］
本発明によるリセット回路は電源と、前記電源投入時の
電源電圧立上りカーブを特定カーブに変換する積分回路
と、前記積分回路で変換された前記特定カーブに応じた
前記電源の供給を受けるマイクロプロセッサと、前記電
源の供給を受けてから所定時間経過した時点で動作し前
記マイクロプロセッサへリセット信号を送出するスイッ
チング手段とを備えた構成としであるため、マイクロプ
ロセッサへの電源供給回路とリセット回路とが一体化し
たところに特徴を有している。このため。
電源電圧立上りカーブを特定カーブに変換する積分回路
と、前記積分回路で変換された前記特定カーブに応じた
前記電源の供給を受けるマイクロプロセッサと、前記電
源の供給を受けてから所定時間経過した時点で動作し前
記マイクロプロセッサへリセット信号を送出するスイッ
チング手段とを備えた構成としであるため、マイクロプ
ロセッサへの電源供給回路とリセット回路とが一体化し
たところに特徴を有している。このため。
電源投入時のマイクロプロセッサへの電源電圧立上りセ
ットが行なえる効果がある。
ットが行なえる効果がある。
また、電源と、前記電源電圧を所定の電圧に安定化する
定電圧手段と、前記安定化された電源の供給を受けるマ
イクロプロセッサと、前記安定化された電源で動作する
スイッチング手段と、前記スイッチング手段が動作した
時点から所定時間経過した時点で前記マイクロプロセッ
サへリセット信号を送出する積分回路とを備えた構成と
しであるため、マイクロプロセッサへの電圧が安定化し
た後でリセット信号が生成されるところに特徴を有して
いる。このため、電源投入時のマイクロプロセッサへの
電源電圧立上りカーブの如何に係わらず常に安定したリ
セットが行なえる効果がある。
定電圧手段と、前記安定化された電源の供給を受けるマ
イクロプロセッサと、前記安定化された電源で動作する
スイッチング手段と、前記スイッチング手段が動作した
時点から所定時間経過した時点で前記マイクロプロセッ
サへリセット信号を送出する積分回路とを備えた構成と
しであるため、マイクロプロセッサへの電圧が安定化し
た後でリセット信号が生成されるところに特徴を有して
いる。このため、電源投入時のマイクロプロセッサへの
電源電圧立上りカーブの如何に係わらず常に安定したリ
セットが行なえる効果がある。
第１図、第２図は本発明によるリセット回路の実施例を
示す回路図、第３図、第４図、第５図は第１図、第２図
に係わるグラフ、第６図は従来のリセット回路の回路図
である。 １・・・・・・・電源回路 Ｒ□・・・・・・抵抗（積分回路） 、Ｃ２・・・
・・・コンデンサ（積分回路）Ｒ１・・・・・・抵抗（
積分回路） Ｃ２・・・・・・コンデンサ（積分回路）ＣＰＵ・・・
マイクロプロセッサ Ｔｒ・・・・・・トランジスタ（スイッチング手段）代
理人 弁理士 守 谷 −雄 第１図 第２図
示す回路図、第３図、第４図、第５図は第１図、第２図
に係わるグラフ、第６図は従来のリセット回路の回路図
である。 １・・・・・・・電源回路 Ｒ□・・・・・・抵抗（積分回路） 、Ｃ２・・・
・・・コンデンサ（積分回路）Ｒ１・・・・・・抵抗（
積分回路） Ｃ２・・・・・・コンデンサ（積分回路）ＣＰＵ・・・
マイクロプロセッサ Ｔｒ・・・・・・トランジスタ（スイッチング手段）代
理人 弁理士 守 谷 −雄 第１図 第２図
Claims (2)
- （１）電源と、前記電源投入時の電源電圧立上りカーブ
を特定カーブに変換する積分回路と、前記積分回路で変
換された前記特定カーブに応じた前記電源の供給を受け
るマイクロプロセッサと、前記電源の供給を受けてから
所定時間経過した時点で動作し前記マイクロプロセッサ
へリセット信号を送出するスイッチング手段とを備えた
リセット回路。 - （２）電源と、前記電源電圧を所定の電圧に安定化する
定電圧手段と、前記安定化された電源の供給を受けるマ
イクロプロセッサと、前記安定化された電源で動作する
スイッチング手段と、前記スイッチング手段が動作した
時点から所定時間経過した時点で前記マイクロプロセッ
サへリセット信号を送出する積分回路とを備えたリセッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075231A JPH01246616A (ja) | 1988-03-29 | 1988-03-29 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075231A JPH01246616A (ja) | 1988-03-29 | 1988-03-29 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01246616A true JPH01246616A (ja) | 1989-10-02 |
Family
ID=13570242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075231A Pending JPH01246616A (ja) | 1988-03-29 | 1988-03-29 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01246616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440432A2 (en) * | 1990-01-30 | 1991-08-07 | Nec Corporation | Power supply circuit having reset circuit |
| EP2063341A1 (en) * | 2007-11-13 | 2009-05-27 | Wistron NeWeb Corp. | Protective circuit for microprocessor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262829A (ja) * | 1985-05-16 | 1986-11-20 | Japan Radio Co Ltd | システムリセツト回路 |
-
1988
- 1988-03-29 JP JP63075231A patent/JPH01246616A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262829A (ja) * | 1985-05-16 | 1986-11-20 | Japan Radio Co Ltd | システムリセツト回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440432A2 (en) * | 1990-01-30 | 1991-08-07 | Nec Corporation | Power supply circuit having reset circuit |
| US5332960A (en) * | 1990-01-30 | 1994-07-26 | Nec Corporation | Power supply circuit having reset circuit |
| EP2063341A1 (en) * | 2007-11-13 | 2009-05-27 | Wistron NeWeb Corp. | Protective circuit for microprocessor |
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