JP3488757B2 - 電子機器類の電源供給回路 - Google Patents
電子機器類の電源供給回路Info
- Publication number
- JP3488757B2 JP3488757B2 JP02866995A JP2866995A JP3488757B2 JP 3488757 B2 JP3488757 B2 JP 3488757B2 JP 02866995 A JP02866995 A JP 02866995A JP 2866995 A JP2866995 A JP 2866995A JP 3488757 B2 JP3488757 B2 JP 3488757B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- converter
- voltage signal
- level voltage
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電子機器類の電源供給
回路に係り、更に詳しく言えば、特に電池を電源に用い
た機器において、電力供給を開始してから所定時間経過
すると自動的に電源を断つオートパワーオフ機能を備え
た電源供給回路に関するものである。 【０００２】 【従来例】図２に従来装置の一般的な例を示す。同図に
おいて、電源スイッチＳをＯＮに入れると電池１の電圧
ＶＢはＦＥＴ２のソース側に加わり、ゲート側には抵抗
Ｒ１を介してバイアス電圧が加わるからＦＥＴ２はＯＮ
となる。よって、電池電圧ＶＢはＤＣ−ＤＣコンバータ
３の端子Ｖｉｎと定電圧回路５に加わる。 【０００３】ＤＣ−ＤＣコンバータ３は端子Ｖｉｎに電
源が供給され、かつ端子ＯＦＦがＨレベルになっていれ
ば能動状態（Ａｃｔｉｖｅ）となり、電池電圧ＶＢから
一定レベルのシステム電源電圧Ｖｃｃを形成して端子Ｖ
ｏから出力する。この電圧Ｖｃｃは装置内の他のユニッ
トに加えられる。また、定電圧回路５にて一定レベルに
された電源電圧＋ＶｃｃはＣＰＵ４に加えられ、ＣＰＵ
４は動作を開始する。 【０００４】この場合、ＣＰＵ４の出力ポートＯＵＴは
例えばその内部で接地側に接続され、Ｌレベルにされて
いるのでトランジスタＱ２はＯＦＦになっている。他
方、トランジスタＱ１はＯＮになっており、端子ＯＦＦ
に加わる電圧は例えばＤＣ−ＤＣコンバータ３の内部で
図示しない基準電圧と比較されるようになっている。 【０００５】この電圧が基準電圧を上回っていれば、Ｄ
Ｃ−ＤＣコンバータ３はシステム電源電圧を形成するよ
うになっているので、端子ＯＦＦに加わる電圧は上記基
準電圧を超えるＨレベルとなるようにトランジスタＱ１
の動作点が設定されている。 【０００６】ここで、例えば図示しない操作キーにより
オートパワーオフが設定されていると、その情報はＣＰ
Ｕ４に入力される。ＣＰＵ４は定電圧回路５から電源電
圧Ｖｃｃが供給されてから所定時間例えば５分経過する
と、出力ポートを接地側から所定の電圧路に切り換え接
続し、Ｈレベルのパワーオフ信号を送出する。 【０００７】これにより、トランジスタＱ２はＯＮとな
り、電池電源からトランジスタＱ１，Ｑ２を通って接地
側へ比較的大きい電流が流れる。この電流にて抵抗Ｒ３
に発生する電圧降下により端子ＯＦＦの電圧は急速に低
下する。この場合、端子ＯＦＦの電圧が上記基準電圧を
下回るＬレベルになると、ＤＣ−ＤＣコンバータ３はシ
ステム電源電圧の形成機能を停止させるようになってい
る。したがって、端子Ｖｏの出力電圧Ｖｃｃはゼロとな
り、スイッチＳの切り忘れなどによる電池の消耗が軽減
される。 【０００８】 【発明が解決しようとする課題】上記従来装置は構成が
比較的簡単であるという長所がある。ところで、オート
パワーオフの動作に入ると、ＤＣ−ＤＣコンバータ３は
その機能を停止するから、その電力消費はほとんどない
が、ＣＰＵ４は定電圧回路５から電源供給を受けてＨレ
ベルのパワーオフ信号を出し続けるため、ある程度の電
力が消費される。 【０００９】あるいは、例えばソフトウェアによって低
消費電力動作モードへ移行し、省電力化することも可能
であるが、いずれにしてもＣＰＵ専用の電源が必要であ
り、また、低電力モードとなってもＣＰＵは少なからず
電力を消費するため、好ましくない。 【００１０】この発明は上記の事情を考慮してなされた
もので、その目的は、オートパワーオフの状態において
はＣＰＵの動作も完全に停止させ、電池の消耗をほとん
どなくすことができるようにした電源供給回路を提供す
ることにある。 【００１１】 【課題を解決するための手段】上記の課題を解決するた
め、この発明においては例えばＣＰＵから発せられるＨ
レベルのパワーオフ信号を受けてＯＮとなるサイリスタ
を備え、同サイリスタのＯＮ電流を従来装置と同様に配
設されたトランジスタＱ１のコレクタから抵抗Ｒ３を介
して供給されるようにしている。 【００１２】 【作用】サイリスタはＣＰＵからＨレベルのパワーオフ
信号をゲートに受けるとＯＮとなり、そのアノード側は
ＯＮ電流にて抵抗Ｒ３に発生する電圧降下によりＬレベ
ルになる。よってサイリスタのアノード側をＤＣ−ＤＣ
コンバータのＯＦＦ端子に接続しておけば、同コンバー
タ内のシステム電源電圧形成回路は機能が停止し、その
出力電圧Ｖｃｃはゼロとなる。 【００１３】この場合、ＣＰＵも電源電圧Ｖｃｃが供給
されなくなって機能を停止しパワーオフ信号は消滅する
が、サイリスタはゲート信号がなくなってもトランジス
タＱ１を介して電流が供給されるのでＯＮ動作を続け、
確実にパワーオフの状態が維持される。 【００１４】 【実施例】この発明の実施例が示されている図１を参照
すると、従来装置のトランジスタＱ２がこの発明ではサ
イリスタＱ３に置き換えられている。また、ＣＰＵ４に
はＤＣ−ＤＣコンバータ３から直接電源電圧Ｖｃｃが供
給されるようになっており、それに伴って従来の定電圧
回路がこの発明では不要のため省かれているが、その他
の構成は従来装置と同様になっている。 【００１５】さて、電源スイッチＳをＯＮに入れ、続い
てオートパワーオフを設定したとする。ＦＥＴ２がＯＮ
となり、電池電源ＶＢがトランジスタＱ１とＤＣ−ＤＣ
コンバータ３に加わって両者はそれぞれＯＮになる。Ｄ
Ｃ−ＤＣコンバータ３は電池電源ＶＢからシステム電源
電圧Ｖｃｃを形成して出力し、ＣＰＵ４は電源電圧Ｖｃ
ｃの供給を受けてＯＮとなり定められた動作を行う。 【００１６】この時点ではＣＰＵ４の出力ポートＯＵＴ
は例えばその内部で接地側に接続されており、サイリス
タＱ３はゲート電流が流れないのでＯＦＦになってい
る。またトランジスタＱ１はＯＮになっているが、流れ
る電流が小さいので抵抗Ｒ３の電圧降下も少なく、ＤＣ
−ＤＣコンバータ３の端子ＯＦＦにはコレクタ電圧とほ
ぼ等しいＨレベルの電圧が加わっている。 【００１７】ここで所定の時間が経過すると、ＣＰＵ４
は出力ポートＯＵＴをその内部でＨレベルの電圧端子に
切り換え接続する。この電圧はパワーオフ信号として出
力ポートＯＵＴからサイリスタＱ３のゲートに加えら
れ、ゲート電流が流れてサイリスタＱ３はＯＮとなる。 【００１８】これにより、電池電圧路からトランジスタ
Ｑ１と抵抗Ｒ３を経てサイリスタＱ３のアノードからカ
ソードへ電流が流れ、抵抗Ｒ３に発生する電圧降下のた
め端子ＯＦＦに加わる電圧がＬレベルに低下する。ＤＣ
−ＤＣコンバータ３においては、この端子電圧が図示し
ない基準電圧を下回るとシステム電源電圧の形成機能が
停止させられ、端子Ｖｏの出力電圧Ｖｃｃはゼロに低下
してパワーオフの状態になる。 【００１９】端子Ｖｏの出力がゼロになると、ＣＰＵ４
は電源電圧の供給が断たれて動作を停止し、出力ポート
ＯＵＴから送出していたＨレベルのパワーオフ信号もゼ
ロとなる。この場合、サイリスタＱ３はいったんＯＮに
なると、ＣＰＵ４からのパワーオフ信号が消滅してもＯ
Ｎ動作を継続するから、電源スイッチＳがＯＮ側に入っ
ていてもパワーオフの状態は確実に維持される。 【００２０】 【効果】以上、説明したようにこの発明によると、ＣＰ
Ｕ専用の電源装置などを特に必要とすることなく、容易
にパワーオフ状態が得られ、かつ、その状態を確実に維
持することができる。
回路に係り、更に詳しく言えば、特に電池を電源に用い
た機器において、電力供給を開始してから所定時間経過
すると自動的に電源を断つオートパワーオフ機能を備え
た電源供給回路に関するものである。 【０００２】 【従来例】図２に従来装置の一般的な例を示す。同図に
おいて、電源スイッチＳをＯＮに入れると電池１の電圧
ＶＢはＦＥＴ２のソース側に加わり、ゲート側には抵抗
Ｒ１を介してバイアス電圧が加わるからＦＥＴ２はＯＮ
となる。よって、電池電圧ＶＢはＤＣ−ＤＣコンバータ
３の端子Ｖｉｎと定電圧回路５に加わる。 【０００３】ＤＣ−ＤＣコンバータ３は端子Ｖｉｎに電
源が供給され、かつ端子ＯＦＦがＨレベルになっていれ
ば能動状態（Ａｃｔｉｖｅ）となり、電池電圧ＶＢから
一定レベルのシステム電源電圧Ｖｃｃを形成して端子Ｖ
ｏから出力する。この電圧Ｖｃｃは装置内の他のユニッ
トに加えられる。また、定電圧回路５にて一定レベルに
された電源電圧＋ＶｃｃはＣＰＵ４に加えられ、ＣＰＵ
４は動作を開始する。 【０００４】この場合、ＣＰＵ４の出力ポートＯＵＴは
例えばその内部で接地側に接続され、Ｌレベルにされて
いるのでトランジスタＱ２はＯＦＦになっている。他
方、トランジスタＱ１はＯＮになっており、端子ＯＦＦ
に加わる電圧は例えばＤＣ−ＤＣコンバータ３の内部で
図示しない基準電圧と比較されるようになっている。 【０００５】この電圧が基準電圧を上回っていれば、Ｄ
Ｃ−ＤＣコンバータ３はシステム電源電圧を形成するよ
うになっているので、端子ＯＦＦに加わる電圧は上記基
準電圧を超えるＨレベルとなるようにトランジスタＱ１
の動作点が設定されている。 【０００６】ここで、例えば図示しない操作キーにより
オートパワーオフが設定されていると、その情報はＣＰ
Ｕ４に入力される。ＣＰＵ４は定電圧回路５から電源電
圧Ｖｃｃが供給されてから所定時間例えば５分経過する
と、出力ポートを接地側から所定の電圧路に切り換え接
続し、Ｈレベルのパワーオフ信号を送出する。 【０００７】これにより、トランジスタＱ２はＯＮとな
り、電池電源からトランジスタＱ１，Ｑ２を通って接地
側へ比較的大きい電流が流れる。この電流にて抵抗Ｒ３
に発生する電圧降下により端子ＯＦＦの電圧は急速に低
下する。この場合、端子ＯＦＦの電圧が上記基準電圧を
下回るＬレベルになると、ＤＣ−ＤＣコンバータ３はシ
ステム電源電圧の形成機能を停止させるようになってい
る。したがって、端子Ｖｏの出力電圧Ｖｃｃはゼロとな
り、スイッチＳの切り忘れなどによる電池の消耗が軽減
される。 【０００８】 【発明が解決しようとする課題】上記従来装置は構成が
比較的簡単であるという長所がある。ところで、オート
パワーオフの動作に入ると、ＤＣ−ＤＣコンバータ３は
その機能を停止するから、その電力消費はほとんどない
が、ＣＰＵ４は定電圧回路５から電源供給を受けてＨレ
ベルのパワーオフ信号を出し続けるため、ある程度の電
力が消費される。 【０００９】あるいは、例えばソフトウェアによって低
消費電力動作モードへ移行し、省電力化することも可能
であるが、いずれにしてもＣＰＵ専用の電源が必要であ
り、また、低電力モードとなってもＣＰＵは少なからず
電力を消費するため、好ましくない。 【００１０】この発明は上記の事情を考慮してなされた
もので、その目的は、オートパワーオフの状態において
はＣＰＵの動作も完全に停止させ、電池の消耗をほとん
どなくすことができるようにした電源供給回路を提供す
ることにある。 【００１１】 【課題を解決するための手段】上記の課題を解決するた
め、この発明においては例えばＣＰＵから発せられるＨ
レベルのパワーオフ信号を受けてＯＮとなるサイリスタ
を備え、同サイリスタのＯＮ電流を従来装置と同様に配
設されたトランジスタＱ１のコレクタから抵抗Ｒ３を介
して供給されるようにしている。 【００１２】 【作用】サイリスタはＣＰＵからＨレベルのパワーオフ
信号をゲートに受けるとＯＮとなり、そのアノード側は
ＯＮ電流にて抵抗Ｒ３に発生する電圧降下によりＬレベ
ルになる。よってサイリスタのアノード側をＤＣ−ＤＣ
コンバータのＯＦＦ端子に接続しておけば、同コンバー
タ内のシステム電源電圧形成回路は機能が停止し、その
出力電圧Ｖｃｃはゼロとなる。 【００１３】この場合、ＣＰＵも電源電圧Ｖｃｃが供給
されなくなって機能を停止しパワーオフ信号は消滅する
が、サイリスタはゲート信号がなくなってもトランジス
タＱ１を介して電流が供給されるのでＯＮ動作を続け、
確実にパワーオフの状態が維持される。 【００１４】 【実施例】この発明の実施例が示されている図１を参照
すると、従来装置のトランジスタＱ２がこの発明ではサ
イリスタＱ３に置き換えられている。また、ＣＰＵ４に
はＤＣ−ＤＣコンバータ３から直接電源電圧Ｖｃｃが供
給されるようになっており、それに伴って従来の定電圧
回路がこの発明では不要のため省かれているが、その他
の構成は従来装置と同様になっている。 【００１５】さて、電源スイッチＳをＯＮに入れ、続い
てオートパワーオフを設定したとする。ＦＥＴ２がＯＮ
となり、電池電源ＶＢがトランジスタＱ１とＤＣ−ＤＣ
コンバータ３に加わって両者はそれぞれＯＮになる。Ｄ
Ｃ−ＤＣコンバータ３は電池電源ＶＢからシステム電源
電圧Ｖｃｃを形成して出力し、ＣＰＵ４は電源電圧Ｖｃ
ｃの供給を受けてＯＮとなり定められた動作を行う。 【００１６】この時点ではＣＰＵ４の出力ポートＯＵＴ
は例えばその内部で接地側に接続されており、サイリス
タＱ３はゲート電流が流れないのでＯＦＦになってい
る。またトランジスタＱ１はＯＮになっているが、流れ
る電流が小さいので抵抗Ｒ３の電圧降下も少なく、ＤＣ
−ＤＣコンバータ３の端子ＯＦＦにはコレクタ電圧とほ
ぼ等しいＨレベルの電圧が加わっている。 【００１７】ここで所定の時間が経過すると、ＣＰＵ４
は出力ポートＯＵＴをその内部でＨレベルの電圧端子に
切り換え接続する。この電圧はパワーオフ信号として出
力ポートＯＵＴからサイリスタＱ３のゲートに加えら
れ、ゲート電流が流れてサイリスタＱ３はＯＮとなる。 【００１８】これにより、電池電圧路からトランジスタ
Ｑ１と抵抗Ｒ３を経てサイリスタＱ３のアノードからカ
ソードへ電流が流れ、抵抗Ｒ３に発生する電圧降下のた
め端子ＯＦＦに加わる電圧がＬレベルに低下する。ＤＣ
−ＤＣコンバータ３においては、この端子電圧が図示し
ない基準電圧を下回るとシステム電源電圧の形成機能が
停止させられ、端子Ｖｏの出力電圧Ｖｃｃはゼロに低下
してパワーオフの状態になる。 【００１９】端子Ｖｏの出力がゼロになると、ＣＰＵ４
は電源電圧の供給が断たれて動作を停止し、出力ポート
ＯＵＴから送出していたＨレベルのパワーオフ信号もゼ
ロとなる。この場合、サイリスタＱ３はいったんＯＮに
なると、ＣＰＵ４からのパワーオフ信号が消滅してもＯ
Ｎ動作を継続するから、電源スイッチＳがＯＮ側に入っ
ていてもパワーオフの状態は確実に維持される。 【００２０】 【効果】以上、説明したようにこの発明によると、ＣＰ
Ｕ専用の電源装置などを特に必要とすることなく、容易
にパワーオフ状態が得られ、かつ、その状態を確実に維
持することができる。
【図面の簡単な説明】
【図１】この発明が適用された電源供給回路の電気的構
成を示すブロック線図。 【図２】従来装置の電気的構成を示すブロック線図。 【符号の説明】 １ 電池 ３ ＤＣ−ＤＣコンバータ ４ ＣＰＵ Ｑ１ トランジスタ Ｑ３ サイリスタ Ｒ２ ベース抵抗 Ｒ３ コレクタ抵抗 Ｒ４ 分圧抵抗 Ｒ５ 分圧抵抗 Ｓ 電源スイッチ ＶＢ 電池電源 Ｖｃｃ システム電源電圧
成を示すブロック線図。 【図２】従来装置の電気的構成を示すブロック線図。 【符号の説明】 １ 電池 ３ ＤＣ−ＤＣコンバータ ４ ＣＰＵ Ｑ１ トランジスタ Ｑ３ サイリスタ Ｒ２ ベース抵抗 Ｒ３ コレクタ抵抗 Ｒ４ 分圧抵抗 Ｒ５ 分圧抵抗 Ｓ 電源スイッチ ＶＢ 電池電源 Ｖｃｃ システム電源電圧
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02J 1/00
G06F 1/10
H02M 3/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 電池電源から負荷へ電力を供給するとと
もに、所定時間経過後は上記負荷への電力供給を自動的
に停止する電子機器類の電源供給回路において、 電源スイッチのＯＮ操作により上記電池電源を受けて作
動し、該電池電源から一定レベルのシステム電源電圧を
形成して上記負荷へ供給するＤＣ−ＤＣコンバータと、
上記電池電源を受けて作動し、上記ＤＣ−ＤＣコンバー
タへＨレベルの電圧信号を与えて同ＤＣ−ＤＣコンバー
タのシステム電源電圧形成機能を能動化させ、もしくは
Ｌレベルの電圧信号を与えてそのシステム電源電圧形成
機能を非能動化させる半導体素子を含む制御回路と、上
記システム電源電圧を受けて作動し、所定時間に達する
以前は上記制御回路へＬレベルの電圧信号を発して同制
御回路から上記ＤＣ−ＤＣコンバータ（端子ＯＦＦ）へ
Ｈレベルの電圧信号を送出させるとともに、所定時間に
達した時点で上記制御回路へＨレベルの電圧信号を発
し、同制御回路から上記ＤＣ−ＤＣコンバータ（端子Ｏ
ＦＦ）へＬレベルの電圧信号を送出させるＣＰＵとを備
え、 上記制御回路はトランジスタとサイリスタとを含み、該
トランジスタのエミッタは上記電池電源路に接続され、
そのベースはベース抵抗を経て上記電源スイッチのＯＮ
操作により接地されるとともに、コレクタはコレクタ抵
抗を介して上記サイリスタのアノードと上記ＤＣ−ＤＣ
コンバータ（端子ＯＦＦ）に共通接続されてなり、上記
サイリスタのカソードは接地され、そのゲートは分圧抵
抗を経て上記ＣＰＵの電圧信号出力ポート（ＯＵＴ）に
接続されており、 上記サイリスタのゲートに上記ＣＰＵの出力ポート（Ｏ
ＵＴ）からＬレベルの電圧信号が加えられている場合は
同サイリスタは非動作状態（オフ）で、そのアノードと
上記ＤＣ−ＤＣコンバータ（端子ＯＦＦ）との共通接続
箇所は上記トランジスタのコレクタ電圧とほぼ等しいＨ
レベルの電圧となり、 上記サイリスタのゲートに上記ＣＰＵの出力ポート（Ｏ
ＵＴ）からＨレベルの電圧信号が加えられた場合は同サ
イリスタが動作状態（オン）となり、そのアノードと上
記ＤＣ−ＤＣコンバータ（端子ＯＦＦ）との共通接続箇
所は、同サイリスタに流れるオン電流にて上記コレクタ
抵抗に発生する電圧降下によりＬレベルの電圧となる こ
とを特徴とする電子機器類の電源供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02866995A JP3488757B2 (ja) | 1995-01-25 | 1995-01-25 | 電子機器類の電源供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02866995A JP3488757B2 (ja) | 1995-01-25 | 1995-01-25 | 電子機器類の電源供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08205400A JPH08205400A (ja) | 1996-08-09 |
| JP3488757B2 true JP3488757B2 (ja) | 2004-01-19 |
Family
ID=12254927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02866995A Expired - Fee Related JP3488757B2 (ja) | 1995-01-25 | 1995-01-25 | 電子機器類の電源供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488757B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69935285T2 (de) | 1998-02-09 | 2007-11-08 | Seiko Epson Corp. | Elektrooptische vorrichtung und verfahren zu ihrer steuerung, flüssigkristallvorrichtung und verfahren zu ihrer steuerung, treiberschaltung für elektrooptische vorrichtung und elektronisches gerät |
| JP4724984B2 (ja) * | 2001-08-27 | 2011-07-13 | ミツミ電機株式会社 | パワーコントロール回路および電子装置 |
| JP4982221B2 (ja) * | 2007-03-20 | 2012-07-25 | 株式会社東芝 | 電気機器 |
-
1995
- 1995-01-25 JP JP02866995A patent/JP3488757B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08205400A (ja) | 1996-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6509767B2 (en) | Wake-up circuit | |
| JPH05236650A (ja) | 電源装置 | |
| JP3459692B2 (ja) | 電源装置 | |
| KR100422759B1 (ko) | 전원장치 및 이를 이용한 전자기기 및 전원장치의 출력 단락 보호 방법 | |
| JP2862591B2 (ja) | 突入電流防止回路 | |
| JP3488757B2 (ja) | 電子機器類の電源供給回路 | |
| JP3852399B2 (ja) | 電源切替回路 | |
| US20050202798A1 (en) | Method and circuit arrangement for switching an electronic circuit into a power-saving mode | |
| JP2004126922A (ja) | 低電圧動作モードを備える演算部の電源及び上記演算部への給電制御方法 | |
| JP2002093264A (ja) | 接点損傷防止回路 | |
| JP3535520B2 (ja) | リセット回路 | |
| JPH01311617A (ja) | スイッチング素子駆動装置 | |
| JPH08223017A (ja) | パワーオン・パワーオフリセット装置 | |
| US6518834B2 (en) | Circuit and method for reducing leakage current within an electronic system | |
| JP3061943B2 (ja) | 電源制御回路 | |
| JP2701266B2 (ja) | 電子機器 | |
| JP3227644B2 (ja) | スイッチング電源回路 | |
| JP2780567B2 (ja) | 集積回路の給電装置 | |
| JP2001296930A (ja) | 電源装置 | |
| JP3153137B2 (ja) | ラジオ受信機 | |
| JPS6318180Y2 (ja) | ||
| JPH06222851A (ja) | 電源回路 | |
| JP2517807Y2 (ja) | ラッチアップ防止回路 | |
| JP3135181B2 (ja) | 電源回路 | |
| JP2697837B2 (ja) | リセット回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031001 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |