JPS6243367B2 - - Google Patents
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- JPS6243367B2 JPS6243367B2 JP8896678A JP8896678A JPS6243367B2 JP S6243367 B2 JPS6243367 B2 JP S6243367B2 JP 8896678 A JP8896678 A JP 8896678A JP 8896678 A JP8896678 A JP 8896678A JP S6243367 B2 JPS6243367 B2 JP S6243367B2
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- 238000001514 detection method Methods 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 9
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 22
- 230000010355 oscillation Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
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- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
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Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は主として電界効果型トランジスタ（以
下FETと称す）を用いたパルス検出回路に関す
るものである。
下FETと称す）を用いたパルス検出回路に関す
るものである。
連続するパルスがある場合に所定の出力を出す
パルス検出回路としては第１図のような回路が知
られている。この回路は、容量C2、ダイオード
D1抵抗R2によつて微分回路を構成し、入力端子
CLKに加えられる入力信号を微分し、その出力
のうち高い電位のみの微分波形を次段である抵抗
R1容量C1より構成される積分回路に伝達し、そ
の積分レベルを正の電源電位ＶDDと負又は接地電
位の電源電位ＶSSとが与えられた反転器INV1に
出え出力端子OUTより連続パルス入力中所定電
位の出力を得るパルス検出を行なうものである。
かかる回路の入力端子CLK、容量C2とダイオー
ドD1と抵抗R1，R2との接続点Ａと、抵抗R1と容
量C1との接続点Ｂとの動作波形を第２図に示
す。
パルス検出回路としては第１図のような回路が知
られている。この回路は、容量C2、ダイオード
D1抵抗R2によつて微分回路を構成し、入力端子
CLKに加えられる入力信号を微分し、その出力
のうち高い電位のみの微分波形を次段である抵抗
R1容量C1より構成される積分回路に伝達し、そ
の積分レベルを正の電源電位ＶDDと負又は接地電
位の電源電位ＶSSとが与えられた反転器INV1に
出え出力端子OUTより連続パルス入力中所定電
位の出力を得るパルス検出を行なうものである。
かかる回路の入力端子CLK、容量C2とダイオー
ドD1と抵抗R1，R2との接続点Ａと、抵抗R1と容
量C1との接続点Ｂとの動作波形を第２図に示
す。
ところで、最近の半導体集積回路装置における
技術動向として、電源電位や信号としてのパルス
高の低電圧化が要望されている。ところが、この
ダイオードD1は入力信号が電位ＶDDから電位ＶS
Ｓに変化した時第２図のＡ点の波形に示す如くＡ
点の電位をその順方向電圧ＶFだけ電位ＶSSより
低くしてしまう。この結果Ｂ点のクロツク挿入時
における電位は正の電源電位ＶDDレベルより低下
してしまう。この低下は電源電位や入力信号のパ
ルス高が低い場合には無視できずパルス検出精度
を悪くする。またＢ点の電位が低下すると反転器
INV1が飽和動作をせず、その入力電圧が電源電
位の中間レベルに近づく為消費電流も増大する欠
点があつた。
技術動向として、電源電位や信号としてのパルス
高の低電圧化が要望されている。ところが、この
ダイオードD1は入力信号が電位ＶDDから電位ＶS
Ｓに変化した時第２図のＡ点の波形に示す如くＡ
点の電位をその順方向電圧ＶFだけ電位ＶSSより
低くしてしまう。この結果Ｂ点のクロツク挿入時
における電位は正の電源電位ＶDDレベルより低下
してしまう。この低下は電源電位や入力信号のパ
ルス高が低い場合には無視できずパルス検出精度
を悪くする。またＢ点の電位が低下すると反転器
INV1が飽和動作をせず、その入力電圧が電源電
位の中間レベルに近づく為消費電流も増大する欠
点があつた。
したがつて本発明は上記問題を解決するために
なされたもので、入力信号が低電圧であつてもパ
ルス検出精度が高くかつ消費電力の小さいFET
を用いた半導体集積回路装置に適したパルス検出
回路を提供することにある。
なされたもので、入力信号が低電圧であつてもパ
ルス検出精度が高くかつ消費電力の小さいFET
を用いた半導体集積回路装置に適したパルス検出
回路を提供することにある。
本発明の基本的構成は、入力の共通の２つの相
補型反転器と積分回路とを用い、２つの反転器の
出力間に容量を接続し、かつ一方の反転器の本来
電源電位が与えられる端子のどちらか一方の電源
端子と他方の電源端子との間に容量素子と高抵抗
との積分回路を接続し、この積分回路の出力を検
出出力とすることを特徴とするものである。
補型反転器と積分回路とを用い、２つの反転器の
出力間に容量を接続し、かつ一方の反転器の本来
電源電位が与えられる端子のどちらか一方の電源
端子と他方の電源端子との間に容量素子と高抵抗
との積分回路を接続し、この積分回路の出力を検
出出力とすることを特徴とするものである。
以下実施例に基づいて図面を参照し、本発明を
具体的に説明する。
具体的に説明する。
第３図は本発明の一実施例を示す回路図で、第
４図はそのタイムチヤート図である。電源電位を
ＶDDが与えられる第１の電源端子とコンデンサ
C3の一端との間にＰチヤンネルFETT3のソース
―ドレイン通路が接続され、電源電位ＶSSが与え
られる第２の電源端子とコンデンサC3の前記一
端との間にＮチヤンネルFETT4のソース―ドレ
イン通路が接続されている。FETT3およびT4の
基板は第１および第２の電源端子にそれぞれ接続
されている。Ｄ点とコンデンサC3の他端との間
にＰチヤンネルFETT5のソース―ドレイン通路
が接続され、第２の電源端子とコンデンサC3の
前記他端との間にＮチヤンネルFETT6のソース
―ドレイン通路が接続されている。FETT5およ
びT6の基板はＤ点および第２の電源端子にそれ
ぞれ接続されている。第１の電源端子には正の電
位または接地電位ＶDDが与えられ、第２の電源端
子には接地電位または負の電位が与えられるの
で、FETT3，T4およびT6では、各基板が接続さ
れた方の電極がソースとなるが、FETT5ではＤ
点の電位によつて基板と接続された方の電極はソ
ースにでもドレインにでもなる。クロツクパルス
が与えられる入力端子CLKはFETT3乃至T6のゲ
ートに共通に接続されている。Ｄ点と第２の電源
端子との間に並列接続され、Ｄ点は反転器INV2
の入力に接続され、その出力をパルス検出の出力
として出力端子OUTから取り出している。容量
C3は5pF以上であればよいが、半導体集積回路用
としては50pF以下に選ばれる。容量C4は5pF、
抵抗R3は100MΩに一つの実施例として設定され
ている。
４図はそのタイムチヤート図である。電源電位を
ＶDDが与えられる第１の電源端子とコンデンサ
C3の一端との間にＰチヤンネルFETT3のソース
―ドレイン通路が接続され、電源電位ＶSSが与え
られる第２の電源端子とコンデンサC3の前記一
端との間にＮチヤンネルFETT4のソース―ドレ
イン通路が接続されている。FETT3およびT4の
基板は第１および第２の電源端子にそれぞれ接続
されている。Ｄ点とコンデンサC3の他端との間
にＰチヤンネルFETT5のソース―ドレイン通路
が接続され、第２の電源端子とコンデンサC3の
前記他端との間にＮチヤンネルFETT6のソース
―ドレイン通路が接続されている。FETT5およ
びT6の基板はＤ点および第２の電源端子にそれ
ぞれ接続されている。第１の電源端子には正の電
位または接地電位ＶDDが与えられ、第２の電源端
子には接地電位または負の電位が与えられるの
で、FETT3，T4およびT6では、各基板が接続さ
れた方の電極がソースとなるが、FETT5ではＤ
点の電位によつて基板と接続された方の電極はソ
ースにでもドレインにでもなる。クロツクパルス
が与えられる入力端子CLKはFETT3乃至T6のゲ
ートに共通に接続されている。Ｄ点と第２の電源
端子との間に並列接続され、Ｄ点は反転器INV2
の入力に接続され、その出力をパルス検出の出力
として出力端子OUTから取り出している。容量
C3は5pF以上であればよいが、半導体集積回路用
としては50pF以下に選ばれる。容量C4は5pF、
抵抗R3は100MΩに一つの実施例として設定され
ている。
次に、このパルス検出回路の動作を説明する。
入力端子CLKへのクロツクパルスがＶDDレベ
ルをとると、FETT3およびT5は遮断状態で
FETT4およびT6は導通状態となり、したがつて
容量C3の両端にはＶSSレベルが与えられる。ク
ロツクパルスがＶSSレベルに変化すると、
FETT3が導通し、容量C3の一端にＶDDレベルが
与えられる。このとき、Ｄ点がＶSSレベルにある
とすると、FETT5の基板はＶSSレベルをとるの
で、このFETはトランジスタ動作として導通し
得ない。しかしながら、容量C3の他端の電位は
その一端のＶDDレベルへの上昇に伴つて増加する
ことから、FETT5の基板と容量C3側への接続領
域とで構成されるPN接合が順方向にバイアスさ
れることになり、この結果、同PN接合を介して
電流が流れ容量C4は充電される。容量C4の充電
によるＤ点の電位上昇により、FETT5はトラン
ジスタ動作をして導通し、容量C3を介する電流
はFETT5のソース―ドレイン通路を流れる。ま
たこのときは、FETT5は容量C3側への接続電極
がソースとして働く。クロツクパルスがＶSSレベ
ルをとることによりFETT3およびT5が遮断状態
となるから、Ｄ点はＶDDレベルよりも低いレベル
まで充電される。FETT4およびT6が導通するか
ら、容量C3は放電されその両端にはＶSSレベル
が与えられる。このとき、FETT5の基板と容量
C3側への接続領域との間のPN接合は逆バイアス
されるので、容量C4の電荷は抵抗R3を介して放
電される。Ｄ点の電位が保持されている間に、す
なわち容量C4の電荷が充分に放電されないうち
に、クロツクパルスがＶSSレベルをとると、
FETT3およびT5は直ちに導通する。このとき、
FETT5は容量C3側の接続電極をソースとして働
き、第１の電源端子から容量C3を介する電流を
容量C4に伝えこれを充電する。かくして、クロ
ツクパルスがC4×R3の時定数よりも充分短かい
周期が与えられると、Ｄ点の電位はＶDDレベルに
限きなく近づき、反転器INV2の出力はＶSSレベ
ルに維持される。一方、クロツクパルスが与えら
れずに入力端子CLKがＶSSレベルに保持されて
いたりクロツクパルスがC4×R3の時定数よりも
長い周期で与えられたりすると、Ｄ点の電位は反
転器INV2の閾値をこえることができず、その出
力はＶDDレベルをとる。
ルをとると、FETT3およびT5は遮断状態で
FETT4およびT6は導通状態となり、したがつて
容量C3の両端にはＶSSレベルが与えられる。ク
ロツクパルスがＶSSレベルに変化すると、
FETT3が導通し、容量C3の一端にＶDDレベルが
与えられる。このとき、Ｄ点がＶSSレベルにある
とすると、FETT5の基板はＶSSレベルをとるの
で、このFETはトランジスタ動作として導通し
得ない。しかしながら、容量C3の他端の電位は
その一端のＶDDレベルへの上昇に伴つて増加する
ことから、FETT5の基板と容量C3側への接続領
域とで構成されるPN接合が順方向にバイアスさ
れることになり、この結果、同PN接合を介して
電流が流れ容量C4は充電される。容量C4の充電
によるＤ点の電位上昇により、FETT5はトラン
ジスタ動作をして導通し、容量C3を介する電流
はFETT5のソース―ドレイン通路を流れる。ま
たこのときは、FETT5は容量C3側への接続電極
がソースとして働く。クロツクパルスがＶSSレベ
ルをとることによりFETT3およびT5が遮断状態
となるから、Ｄ点はＶDDレベルよりも低いレベル
まで充電される。FETT4およびT6が導通するか
ら、容量C3は放電されその両端にはＶSSレベル
が与えられる。このとき、FETT5の基板と容量
C3側への接続領域との間のPN接合は逆バイアス
されるので、容量C4の電荷は抵抗R3を介して放
電される。Ｄ点の電位が保持されている間に、す
なわち容量C4の電荷が充分に放電されないうち
に、クロツクパルスがＶSSレベルをとると、
FETT3およびT5は直ちに導通する。このとき、
FETT5は容量C3側の接続電極をソースとして働
き、第１の電源端子から容量C3を介する電流を
容量C4に伝えこれを充電する。かくして、クロ
ツクパルスがC4×R3の時定数よりも充分短かい
周期が与えられると、Ｄ点の電位はＶDDレベルに
限きなく近づき、反転器INV2の出力はＶSSレベ
ルに維持される。一方、クロツクパルスが与えら
れずに入力端子CLKがＶSSレベルに保持されて
いたりクロツクパルスがC4×R3の時定数よりも
長い周期で与えられたりすると、Ｄ点の電位は反
転器INV2の閾値をこえることができず、その出
力はＶDDレベルをとる。
なお、FETT5の基板を第１の電源端子に接続
しても上述と同様な動作が得られることは明らか
であるが、PN接合（ダイオード）の導通抵抗の
方がFETの導通抵抗よりも小さいことから、本
実施例の方がＤ点の初期充電速度において有利で
ある。
しても上述と同様な動作が得られることは明らか
であるが、PN接合（ダイオード）の導通抵抗の
方がFETの導通抵抗よりも小さいことから、本
実施例の方がＤ点の初期充電速度において有利で
ある。
以上のことにより、反転器INV2の出力を検出
出力として利用する場合クロツクが前記C4×R3
の時定数より充分短い周期で入力されている場
合、反転器INV2の検出出力は電位ＶSSレベルと
なりまたクロツク信号の周期が時定数C3×R3よ
り充分長い場合かクロツク信号が電位ＶDDまたは
ＶSSいずれかのレベルに固定されている場合は電
位ＶDDレベルとなり、パルス検出を行なうことが
できる。また前記のように抵抗R3を大きく設定
することにより、クロツク入力時の検出レベルが
安定となりまた反転器INV2に流れる電流を低減
でき、ダイオードを使用していないため、低電圧
時においても検出精度は悪くならない。また発振
回路を内蔵している場合は、発振動作の検出を行
なうことができ、発振時と非発振時とで回路を切
換えることができ、発振状態に応じて最適設計が
可能となる。
出力として利用する場合クロツクが前記C4×R3
の時定数より充分短い周期で入力されている場
合、反転器INV2の検出出力は電位ＶSSレベルと
なりまたクロツク信号の周期が時定数C3×R3よ
り充分長い場合かクロツク信号が電位ＶDDまたは
ＶSSいずれかのレベルに固定されている場合は電
位ＶDDレベルとなり、パルス検出を行なうことが
できる。また前記のように抵抗R3を大きく設定
することにより、クロツク入力時の検出レベルが
安定となりまた反転器INV2に流れる電流を低減
でき、ダイオードを使用していないため、低電圧
時においても検出精度は悪くならない。また発振
回路を内蔵している場合は、発振動作の検出を行
なうことができ、発振時と非発振時とで回路を切
換えることができ、発振状態に応じて最適設計が
可能となる。
以上アース電位をＶSSと述べましたがアース電
位をＶDDとしてもＮチヤンネルとＰチヤンネル
FETの接続方法を逆にすればよく、また抵抗R3
はFETを用いた定電流源としてもよく電流値を
小さくすれば同等の効果が得られることは容易に
類推できる。
位をＶDDとしてもＮチヤンネルとＰチヤンネル
FETの接続方法を逆にすればよく、また抵抗R3
はFETを用いた定電流源としてもよく電流値を
小さくすれば同等の効果が得られることは容易に
類推できる。
第１図は従来のパルス検出回路の回路図、第２
図はそのタイムチヤート図であり、第３図は本発
明の一実施例を示す回路図であり、第４図はその
タイムチヤート図である。 ＶDD……正の電源端子、ＶSS……負又は接地電
位の電源端子、CLK……入力端子、CUT……パ
ルス検出出力端子、C1，C2，C3，C4……容量、
D1ダイオード、R1，R2，R3……抵抗、INV1，
INV2……反転器、T3，T5……Ｐチヤンネル電界
効果型トランジスタ、T4，T6……Ｎチヤンネル
電界効果型トランジスタ。
図はそのタイムチヤート図であり、第３図は本発
明の一実施例を示す回路図であり、第４図はその
タイムチヤート図である。 ＶDD……正の電源端子、ＶSS……負又は接地電
位の電源端子、CLK……入力端子、CUT……パ
ルス検出出力端子、C1，C2，C3，C4……容量、
D1ダイオード、R1，R2，R3……抵抗、INV1，
INV2……反転器、T3，T5……Ｐチヤンネル電界
効果型トランジスタ、T4，T6……Ｎチヤンネル
電界効果型トランジスタ。
Claims (1)
- １ 第１および第２の電位端子、これら第１およ
び第２の電位端子間に直列接続されたＰチヤンネ
ル型の第１電界効果トランジスタおよびＮチヤン
ネル型の第２電界効果トランジスタ、回路節点、
この回路節点と前記第２の電位端子との間に直列
接続されたＰチヤンネル型の第３電界効果トラン
ジスタおよびＮチヤンネル型の第４電界効果トラ
ンジスタ、前記第１乃至第４電界効果トランジス
タのゲートに入力パルス信号を共通に供給する手
段、前記第１および第２電界効果トランジスタの
接続点と前記第３および第４電界効果トランジス
タの接続点との間に接続された第１の容量、前記
回路節点と前記第１および第２の電位端子の一方
との間に並列に接続された第２の容量および抵抗
性素子、ならびに前記回路節点の電位レベルを検
出し検出出力を発生する手段を有するパルス検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8896678A JPS5516540A (en) | 1978-07-20 | 1978-07-20 | Pulse detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8896678A JPS5516540A (en) | 1978-07-20 | 1978-07-20 | Pulse detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5516540A JPS5516540A (en) | 1980-02-05 |
| JPS6243367B2 true JPS6243367B2 (ja) | 1987-09-14 |
Family
ID=13957552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8896678A Granted JPS5516540A (en) | 1978-07-20 | 1978-07-20 | Pulse detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5516540A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916423A (ja) * | 1982-07-20 | 1984-01-27 | Fujitsu Ltd | 信号断検出回路 |
| JP2642950B2 (ja) * | 1988-06-14 | 1997-08-20 | 富士通株式会社 | 半導体集積回路 |
| JPH10288635A (ja) * | 1997-04-16 | 1998-10-27 | Nec Ic Microcomput Syst Ltd | 周波数検出回路 |
-
1978
- 1978-07-20 JP JP8896678A patent/JPS5516540A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5516540A (en) | 1980-02-05 |
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