JPH0541635A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0541635A JPH0541635A JP3197560A JP19756091A JPH0541635A JP H0541635 A JPH0541635 A JP H0541635A JP 3197560 A JP3197560 A JP 3197560A JP 19756091 A JP19756091 A JP 19756091A JP H0541635 A JPH0541635 A JP H0541635A
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- JP
- Japan
- Prior art keywords
- drain
- potential
- gate
- circuit
- pmos transistor
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Abstract
(57)【要約】 （修正有）
【目的】 充放電回路を含む発振回路６の回路素子数を
低減し、且つ消費電流を削減する。 【構成】 出力信号１０１がＨレベルの時、ＰＭＯＳト
ランジスタ１はオフし、ＮＭＯＳトランジスタ４はオン
する。抵抗５を通して、カレントミラー回路を形成する
ＮＭＯＳトランジスタ３に電流が流れ、ＮＭＯＳトラン
ジスタ２は、上記３と同量の電流を流そうとする。これ
により、コンデンサ８の電荷は上記２を通して放電さ
れ、シュミット回路７の入力電圧は低下する。入力電圧
がシュミット回路７のＬレベル入力電圧よりも低下する
と、出力信号１０１はＬレベルとなり、ＰＭＯＳトラン
ジスタ１がオンし、ＮＭＯＳトランジスタ４がオフし
て、ＮＭＯＳトランジスタ３および２には電流が流れな
くなる。従って、抵抗５に流れる電流は、コンデンサ８
に流入し、シュミット回路７の入力電圧を上昇させ、こ
れがＨレベルを越えると、出力信号１０１はＨレベルと
なる。
低減し、且つ消費電流を削減する。 【構成】 出力信号１０１がＨレベルの時、ＰＭＯＳト
ランジスタ１はオフし、ＮＭＯＳトランジスタ４はオン
する。抵抗５を通して、カレントミラー回路を形成する
ＮＭＯＳトランジスタ３に電流が流れ、ＮＭＯＳトラン
ジスタ２は、上記３と同量の電流を流そうとする。これ
により、コンデンサ８の電荷は上記２を通して放電さ
れ、シュミット回路７の入力電圧は低下する。入力電圧
がシュミット回路７のＬレベル入力電圧よりも低下する
と、出力信号１０１はＬレベルとなり、ＰＭＯＳトラン
ジスタ１がオンし、ＮＭＯＳトランジスタ４がオフし
て、ＮＭＯＳトランジスタ３および２には電流が流れな
くなる。従って、抵抗５に流れる電流は、コンデンサ８
に流入し、シュミット回路７の入力電圧を上昇させ、こ
れがＨレベルを越えると、出力信号１０１はＨレベルと
なる。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に、
ＣＭＯＳトランジスタを用いて形成される充放電回路を
用いた発振回路に関する。
ＣＭＯＳトランジスタを用いて形成される充放電回路を
用いた発振回路に関する。
【０００２】
【従来の技術】従来の充放電回路を用いた発振回路を図
３に示す。図３に示されるように、本従来例は、バイア
ス発生回路１７、ＰＭＯＳトランジスタ１８、１９およ
びＮＭＯＳトランジスタ２０、２１を含み、インバータ
構成より成る充放電回路２２と、シュミット回路２３
と、コンデンサ２４とを備えて構成されている。
３に示す。図３に示されるように、本従来例は、バイア
ス発生回路１７、ＰＭＯＳトランジスタ１８、１９およ
びＮＭＯＳトランジスタ２０、２１を含み、インバータ
構成より成る充放電回路２２と、シュミット回路２３
と、コンデンサ２４とを備えて構成されている。
【０００３】図３において、インバータ構成の高電位
（ＶDD）の電源側に設けられているＰＭＯＳトランジス
タ１８と、低電位（ＶSS）の電源側に設けられているＮ
ＭＯＳトランジスタ２１のゲートには、バイアス発生回
路１７より、それぞれバイアス電圧Ｖ1 およびＶ2 が印
加されており、これにより、ＰＭＯＳトランジスタ１８
およびＮＭＯＳトランジスタ２１のオン抵抗は、高抵抗
値（例えば、５０ｋΩ程度）の状態に保持されている。
（ＶDD）の電源側に設けられているＰＭＯＳトランジス
タ１８と、低電位（ＶSS）の電源側に設けられているＮ
ＭＯＳトランジスタ２１のゲートには、バイアス発生回
路１７より、それぞれバイアス電圧Ｖ1 およびＶ2 が印
加されており、これにより、ＰＭＯＳトランジスタ１８
およびＮＭＯＳトランジスタ２１のオン抵抗は、高抵抗
値（例えば、５０ｋΩ程度）の状態に保持されている。
【０００４】始めに、出力信号１０３が“Ｈ”レベルの
時には、ＰＭＯＳトランジスタ１９はオフの状態にあ
り、ＮＭＯＳトランジスタ２０はオンの状態となってい
る。ＮＭＯＳトランジスタ２０がオンすると、高抵抗値
を呈するＮＭＯＳトランジスタ２１を通して、コンデン
サ２４に蓄積されていた電荷が放電されて、節点Ａにお
ける電位が低下し、節点Ａの電位がシュミット回路２３
の“Ｌ”レベルの入力電圧ＶIL（例えば２Ｖ）よりも低
くなると、出力信号１０３は“Ｌ”レベルとなり、ＰＭ
ＯＳトランジスタ１９はオンし、ＮＭＯＳトランジスタ
２０はオフする。ＰＭＯＳトランジスタ１９がオンする
ことにより、高抵抗値を呈するＰＭＯＳトランジスタ１
８を通してコンデンサ２４（例えば１０ＰＦ）が充電さ
れ、節点Ａの電位が上昇する。
時には、ＰＭＯＳトランジスタ１９はオフの状態にあ
り、ＮＭＯＳトランジスタ２０はオンの状態となってい
る。ＮＭＯＳトランジスタ２０がオンすると、高抵抗値
を呈するＮＭＯＳトランジスタ２１を通して、コンデン
サ２４に蓄積されていた電荷が放電されて、節点Ａにお
ける電位が低下し、節点Ａの電位がシュミット回路２３
の“Ｌ”レベルの入力電圧ＶIL（例えば２Ｖ）よりも低
くなると、出力信号１０３は“Ｌ”レベルとなり、ＰＭ
ＯＳトランジスタ１９はオンし、ＮＭＯＳトランジスタ
２０はオフする。ＰＭＯＳトランジスタ１９がオンする
ことにより、高抵抗値を呈するＰＭＯＳトランジスタ１
８を通してコンデンサ２４（例えば１０ＰＦ）が充電さ
れ、節点Ａの電位が上昇する。
【０００５】また、節点Ａの電位が、シュミット回路２
３の“Ｈ”レベル入力電圧ＶIH（例えば３Ｖ）よりも高
くなると、出力信号１０３は“Ｈ”レベルとなり、ＰＭ
ＯＳトランジスタ１９はオフし、ＮＭＯＳトランジスタ
２０はオンする。以降、上述同様の動作が繰返して行わ
れる。なお、充放電の動作時間としては、充電の場合に
は、ＮＭＯＳトランジスタ２１のオン抵抗値と、コンデ
ンサ２４の時定数とにより規定され、また、放電の場合
には、ＰＭＯＳトランジスタ１８のオン抵抗値と、コン
デンサ２４の時定数とにより規定される。
３の“Ｈ”レベル入力電圧ＶIH（例えば３Ｖ）よりも高
くなると、出力信号１０３は“Ｈ”レベルとなり、ＰＭ
ＯＳトランジスタ１９はオフし、ＮＭＯＳトランジスタ
２０はオンする。以降、上述同様の動作が繰返して行わ
れる。なお、充放電の動作時間としては、充電の場合に
は、ＮＭＯＳトランジスタ２１のオン抵抗値と、コンデ
ンサ２４の時定数とにより規定され、また、放電の場合
には、ＰＭＯＳトランジスタ１８のオン抵抗値と、コン
デンサ２４の時定数とにより規定される。
【０００６】なお、図４に示されるのは、出力信号１０
３と節点Ａの電位と時間的な推移を示すタイミング図で
あり、出力信号１０３として、節点Ａの電位変化に対応
する矩形波が得られることが分る。
３と節点Ａの電位と時間的な推移を示すタイミング図で
あり、出力信号１０３として、節点Ａの電位変化に対応
する矩形波が得られることが分る。
【０００７】
【発明が解決しようとする課題】上述した従来の充放電
回路を用いた発振回路を形成する半導体集積回路におい
ては、図１に示されるように、ＰＭＯＳトランジスタ１
８およびＮＭＯＳトランジスタ２１のオン抵抗値を高抵
抗とするためには、バイアス発生回路１７を設ける必要
がある。このバイアス発生回路を構成するためには、多
くのＭＯＳトランジスタ、抵抗およびダイオード等を構
成要素として必要とするという欠点があり、また、バイ
アス電圧の変動を抑制するためには、定常的に５００μ
Ａ程度の電流を常時流さねばならず、消費電力が多大の
量になるという欠点がある。
回路を用いた発振回路を形成する半導体集積回路におい
ては、図１に示されるように、ＰＭＯＳトランジスタ１
８およびＮＭＯＳトランジスタ２１のオン抵抗値を高抵
抗とするためには、バイアス発生回路１７を設ける必要
がある。このバイアス発生回路を構成するためには、多
くのＭＯＳトランジスタ、抵抗およびダイオード等を構
成要素として必要とするという欠点があり、また、バイ
アス電圧の変動を抑制するためには、定常的に５００μ
Ａ程度の電流を常時流さねばならず、消費電力が多大の
量になるという欠点がある。
【０００８】
【課題を解決するための手段】第１の発明の発振回路
は、ソースが抵抗を介して高電位側電源に接続され、ゲ
ートに所定の出力信号が入力されて、ドレインが所定の
節点Ａに接続されるＰＭＯＳトランジスタと、ドレイン
およびゲートが前記抵抗を介して高電位側電源に接続さ
れる第１のＮＭＯＳトランジスタと、ドレインが前記Ｐ
ＭＯＳトランジスタのドレインに接続され、ゲートが前
記第１のＮＭＯＳトランジスタのゲートおよびドレイン
に接続されて、ソースが前記第１のＮＭＯＳトランジス
タのソースに接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記第１および第２のＮＭＯＳトランジ
スタのソースに接続され、ゲートが前記ＰＭＯＳトラン
ジスタのゲートに接続されて、ソースが低電位側電源に
接続される第３のＮＭＯＳトランジスタと、を充放電回
路として備えるとともに、前記節点Ａと低電位側電源と
の間に接続されるコンデンサと、前記節点Ａの電位を入
力として前記出力信号を出力するシュミット回路と、を
備えて構成される。
は、ソースが抵抗を介して高電位側電源に接続され、ゲ
ートに所定の出力信号が入力されて、ドレインが所定の
節点Ａに接続されるＰＭＯＳトランジスタと、ドレイン
およびゲートが前記抵抗を介して高電位側電源に接続さ
れる第１のＮＭＯＳトランジスタと、ドレインが前記Ｐ
ＭＯＳトランジスタのドレインに接続され、ゲートが前
記第１のＮＭＯＳトランジスタのゲートおよびドレイン
に接続されて、ソースが前記第１のＮＭＯＳトランジス
タのソースに接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記第１および第２のＮＭＯＳトランジ
スタのソースに接続され、ゲートが前記ＰＭＯＳトラン
ジスタのゲートに接続されて、ソースが低電位側電源に
接続される第３のＮＭＯＳトランジスタと、を充放電回
路として備えるとともに、前記節点Ａと低電位側電源と
の間に接続されるコンデンサと、前記節点Ａの電位を入
力として前記出力信号を出力するシュミット回路と、を
備えて構成される。
【０００９】また、第２の発明の発振回路は、ソースが
高電位側電源に接続され、ゲートに所定の出力信号が入
力される第１のＰＭＯＳトランジスタと、ソースが前記
第１のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートおよびドレインが抵抗を介して低電位側電源に接続
される第２のＰＭＯＳトランジスタと、ソースが前記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが前記第２のＰＭＯＳトランジスタのゲートおよびド
レインに接続されて、ドレインが所定の節点Ａに接続さ
れる第３のＰＭＯＳトランジスタと、ドレインが前記第
３のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが前記第１のＰＭＯＳトランジスタのゲートに接続さ
れて、ソースが低電位側電源に接続されるＮＭＯＳトラ
ンジスタと、を充放電回路として備えるとともに、前記
節点Ａと低電位側電源との間に接続されるコンデンサ
と、前記節点Ａの電位を入力として前記出力信号を出力
するシュミット回路と、を備えて構成される。
高電位側電源に接続され、ゲートに所定の出力信号が入
力される第１のＰＭＯＳトランジスタと、ソースが前記
第１のＰＭＯＳトランジスタのドレインに接続され、ゲ
ートおよびドレインが抵抗を介して低電位側電源に接続
される第２のＰＭＯＳトランジスタと、ソースが前記第
１のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが前記第２のＰＭＯＳトランジスタのゲートおよびド
レインに接続されて、ドレインが所定の節点Ａに接続さ
れる第３のＰＭＯＳトランジスタと、ドレインが前記第
３のＰＭＯＳトランジスタのドレインに接続され、ゲー
トが前記第１のＰＭＯＳトランジスタのゲートに接続さ
れて、ソースが低電位側電源に接続されるＮＭＯＳトラ
ンジスタと、を充放電回路として備えるとともに、前記
節点Ａと低電位側電源との間に接続されるコンデンサ
と、前記節点Ａの電位を入力として前記出力信号を出力
するシュミット回路と、を備えて構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ１、ＮＭＯＳトランジスタ２〜４、お
よび抵抗５を含む充放電回路６と、シュミット回路７
と、コンデンサ８とを備えて構成される。また、図４に
示されるのは、出力信号１０１と節点Ａの電位との時間
的な推移を示すタイミング図である。
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ１、ＮＭＯＳトランジスタ２〜４、お
よび抵抗５を含む充放電回路６と、シュミット回路７
と、コンデンサ８とを備えて構成される。また、図４に
示されるのは、出力信号１０１と節点Ａの電位との時間
的な推移を示すタイミング図である。
【００１２】図１において、ＰＭＯＳトランジスタ１お
よびＮＭＯＳトランジスタ４はスイッチとして動作し、
ＮＭＯＳトランジスタ２および３は、カレントミラー回
路として形成されている。始めに、出力信号１０１が
“Ｈ”レベルの時には、ＰＭＯＳトランジスタ１はオフ
の状態となり、ＮＭＯＳトランジスタ４はオンの状態と
なっている。これにより、電源電圧ＶDDに接続されてい
る抵抗５（例えば５０ｋΩ）を通して、カレントミラー
回路を形成するＮＭＯＳトランジスタ６に電流が流れ、
これに対応して、ＮＭＯＳトランジスタ２は、ＮＭＯＳ
トランジスタ６に流れる電流と同量の電流を流そうと動
作するため、コンデンサ８に蓄積されている電荷がＮＭ
ＯＳトランジスタ２を通して放電され、これにより、シ
ュミット回路７の入力電圧は低下する、更に、入力電圧
がシュミット回路の“Ｌ”レベル入力電圧ＶILよりも低
下すると、出力信号１０１は“Ｌ”レベルとなる。
よびＮＭＯＳトランジスタ４はスイッチとして動作し、
ＮＭＯＳトランジスタ２および３は、カレントミラー回
路として形成されている。始めに、出力信号１０１が
“Ｈ”レベルの時には、ＰＭＯＳトランジスタ１はオフ
の状態となり、ＮＭＯＳトランジスタ４はオンの状態と
なっている。これにより、電源電圧ＶDDに接続されてい
る抵抗５（例えば５０ｋΩ）を通して、カレントミラー
回路を形成するＮＭＯＳトランジスタ６に電流が流れ、
これに対応して、ＮＭＯＳトランジスタ２は、ＮＭＯＳ
トランジスタ６に流れる電流と同量の電流を流そうと動
作するため、コンデンサ８に蓄積されている電荷がＮＭ
ＯＳトランジスタ２を通して放電され、これにより、シ
ュミット回路７の入力電圧は低下する、更に、入力電圧
がシュミット回路の“Ｌ”レベル入力電圧ＶILよりも低
下すると、出力信号１０１は“Ｌ”レベルとなる。
【００１３】次に、出力信号１０１が“Ｌ”レベルにな
ると、ＰＭＯＳトランジスタ１がオンし、ＮＭＯＳトラ
ンジスタ４がオフするために、ＮＭＯＳトランジスタ３
には電流が流れなくなり、これにより、ＮＭＯＳトラン
ジスタ２も電流が流れなくなる。ＰＭＯＳトランジスタ
１がオンの状態にあるため、電源電圧ＶDDに接続されて
いる抵抗５に流れる電流は、ＰＭＯＳトランジスタ１を
通してコンデンサ８に流入し、シュミット回路７の入力
電圧を上昇させる。当該入力電圧がシュミット回路７の
“Ｈ”レベル入力電圧ＶTHを越える場合には、出力信号
１０１は“Ｈ”レベルとなり、ＰＭＯＳトランジスタ１
はオフし、ＮＭＯＳトランジスタ４はオンとなって、上
述同様の動作が繰返して行われる。なお、充放電の動作
時間としては、充電の場合には、ＰＭＯＳトランジスタ
１のオン抵抗値と、コンデンサ８の時定数とにより規定
され、また、放電の場合には、ＮＭＯＳトランジスタ２
のオン抵抗値と、コンデンサ８の時定数とにより規定さ
れる。
ると、ＰＭＯＳトランジスタ１がオンし、ＮＭＯＳトラ
ンジスタ４がオフするために、ＮＭＯＳトランジスタ３
には電流が流れなくなり、これにより、ＮＭＯＳトラン
ジスタ２も電流が流れなくなる。ＰＭＯＳトランジスタ
１がオンの状態にあるため、電源電圧ＶDDに接続されて
いる抵抗５に流れる電流は、ＰＭＯＳトランジスタ１を
通してコンデンサ８に流入し、シュミット回路７の入力
電圧を上昇させる。当該入力電圧がシュミット回路７の
“Ｈ”レベル入力電圧ＶTHを越える場合には、出力信号
１０１は“Ｈ”レベルとなり、ＰＭＯＳトランジスタ１
はオフし、ＮＭＯＳトランジスタ４はオンとなって、上
述同様の動作が繰返して行われる。なお、充放電の動作
時間としては、充電の場合には、ＰＭＯＳトランジスタ
１のオン抵抗値と、コンデンサ８の時定数とにより規定
され、また、放電の場合には、ＮＭＯＳトランジスタ２
のオン抵抗値と、コンデンサ８の時定数とにより規定さ
れる。
【００１４】また、図４に示されるのは、出力信号１０
１と節点Ａの電位との時間的な推移を示すタイミング図
であり、出力信号１０１として、従来例同様に、節点Ａ
の電位変化に対応する矩形波が得られることが分る。
１と節点Ａの電位との時間的な推移を示すタイミング図
であり、出力信号１０１として、従来例同様に、節点Ａ
の電位変化に対応する矩形波が得られることが分る。
【００１５】次に、本発明の第２の実施例について説明
する。図２に示されるのは、当該第２の実施例を示す回
路図である。図２に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ９〜１１、ＮＭＯＳトランジスタ１
２、および抵抗１３を含む充放電回路１４と、シュミッ
ト回路１５と、コンデンサ１６とを備えて構成される。
する。図２に示されるのは、当該第２の実施例を示す回
路図である。図２に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ９〜１１、ＮＭＯＳトランジスタ１
２、および抵抗１３を含む充放電回路１４と、シュミッ
ト回路１５と、コンデンサ１６とを備えて構成される。
【００１６】本実施例の第１の実施例との相違点は、電
源電圧ＶDDの側に接続されている抵抗を、低電位側の電
源電圧ＶSSの側に抵抗１３として配置し、カレントミラ
ー回路９を、ＰＭＯＳトランジスタ１０および１１によ
り形成していることであり、その動作については、図１
に示される第１の実施例の場合と同様である。
源電圧ＶDDの側に接続されている抵抗を、低電位側の電
源電圧ＶSSの側に抵抗１３として配置し、カレントミラ
ー回路９を、ＰＭＯＳトランジスタ１０および１１によ
り形成していることであり、その動作については、図１
に示される第１の実施例の場合と同様である。
【００１７】
【発明の効果】以上説明したように、本発明は、充放電
回路としてバイアス発生回路を必要とせず、これによ
り、回路素子数を低減して半導体チップの占有面積を縮
小化することが可能にするとともに、定常的に流入する
電流が不要となるために、消費電流を削減することがで
きるという効果がある。
回路としてバイアス発生回路を必要とせず、これによ
り、回路素子数を低減して半導体チップの占有面積を縮
小化することが可能にするとともに、定常的に流入する
電流が不要となるために、消費電流を削減することがで
きるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】第１の実施例および従来例の動作を示すタイミ
ング図である。
ング図である。
１、９〜１１、１８、１９ ＰＭＯＳトランジスタ ２〜４、１２、２０、２１ ＮＭＯＳトランジスタ ５、１３ 抵抗 ６、１４、２２ 充放電回路 ７、１５、２３ シュミット回路 ８、１６、２４ コンデンサ
Claims (2)
- 【請求項１】 ソースが抵抗を介して高電位側電源に接
続され、ゲートに所定の出力信号が入力されて、ドレイ
ンが所定の節点Ａに接続されるＰＭＯＳトランジスタ
と、 ドレインおよびゲートが前記抵抗を介して高電位側電源
に接続される第１のＮＭＯＳトランジスタと、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
され、ゲートが前記第１のＮＭＯＳトランジスタのゲー
トおよびドレインに接続されて、ソースが前記第１のＮ
ＭＯＳトランジスタのソースに接続される第２のＮＭＯ
Ｓトランジスタと、 ドレインが前記第１および第２のＮＭＯＳトランジスタ
のソースに接続され、ゲートが前記ＰＭＯＳトランジス
タのゲートに接続されて、ソースが低電位側電源に接続
される第３のＮＭＯＳトランジスタと、 を充放電回路として備えるとともに、 前記節点Ａと低電位側電源との間に接続されるコンデン
サと、 前記節点Ａの電位を入力として前記出力信号を出力する
シュミット回路と、 を備えることを特徴とする発振回路。 - 【請求項２】 ソースが高電位側電源に接続され、ゲー
トに所定の出力信号が入力される第１のＰＭＯＳトラン
ジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートおよびドレインが抵抗を介して低電位
側電源に接続される第２のＰＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記第２のＰＭＯＳトランジスタの
ゲートおよびドレインに接続されて、ドレインが所定の
節点Ａに接続される第３のＰＭＯＳトランジスタと、 ドレインが前記第３のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが前記第１のＰＭＯＳトランジスタ
のゲートに接続されて、ソースが低電位側電源に接続さ
れるＮＭＯＳトランジスタと、 を充放電回路として備えるとともに、 前記節点Ａと低電位側電源との間に接続されるコンデン
サと、 前記節点Ａの電位を入力として前記出力信号を出力する
シュミット回路と、 を備えることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197560A JPH0541635A (ja) | 1991-08-07 | 1991-08-07 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197560A JPH0541635A (ja) | 1991-08-07 | 1991-08-07 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541635A true JPH0541635A (ja) | 1993-02-19 |
Family
ID=16376532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197560A Pending JPH0541635A (ja) | 1991-08-07 | 1991-08-07 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016134633A (ja) * | 2015-01-15 | 2016-07-25 | ラピスセミコンダクタ株式会社 | 発振回路 |
-
1991
- 1991-08-07 JP JP3197560A patent/JPH0541635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016134633A (ja) * | 2015-01-15 | 2016-07-25 | ラピスセミコンダクタ株式会社 | 発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970729 |