JPH10288635A - 周波数検出回路 - Google Patents
周波数検出回路Info
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- JPH10288635A JPH10288635A JP9099096A JP9909697A JPH10288635A JP H10288635 A JPH10288635 A JP H10288635A JP 9099096 A JP9099096 A JP 9099096A JP 9909697 A JP9909697 A JP 9909697A JP H10288635 A JPH10288635 A JP H10288635A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/06—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into an amplitude of current or voltage
- G01R23/09—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into an amplitude of current or voltage using analogue integrators, e.g. capacitors establishing a mean value by balance of input signals and defined discharge signals or leakage
Abstract
(57)【要約】
【課題】 電源電圧変動による検知周波数の変動を抑え
る。 【解決手段】 トランジスタ２がオンのときコンデンサ
４が充電され、トランジスタ２がオフのときコンデンサ
４が放電される。インバータゲート５は、コンデンサ４
の端子電圧Ａ１をしきい値電圧と比較する。信号ＣＬＫ
の周波数が抵抗３の値とコンデンサ４の容量値で決まる
時定数より速い場合、電圧Ａ１がしきい値電圧を超えな
いので、ゲート５の出力は「Ｌ」のままとなる。こうし
て、被測定信号ＣＬＫの周波数が低いときには「Ｈ」、
周波数が高いときには「Ｌ」がゲート５から出力され
る。コンデンサ４の放電時の時定数は抵抗３の値とコン
デンサ４の容量値で決まるので、電源電圧変動の影響を
受けることがなくなる。
る。 【解決手段】 トランジスタ２がオンのときコンデンサ
４が充電され、トランジスタ２がオフのときコンデンサ
４が放電される。インバータゲート５は、コンデンサ４
の端子電圧Ａ１をしきい値電圧と比較する。信号ＣＬＫ
の周波数が抵抗３の値とコンデンサ４の容量値で決まる
時定数より速い場合、電圧Ａ１がしきい値電圧を超えな
いので、ゲート５の出力は「Ｌ」のままとなる。こうし
て、被測定信号ＣＬＫの周波数が低いときには「Ｈ」、
周波数が高いときには「Ｌ」がゲート５から出力され
る。コンデンサ４の放電時の時定数は抵抗３の値とコン
デンサ４の容量値で決まるので、電源電圧変動の影響を
受けることがなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＣＰＵやＥ
ＥＰＲＯＭ等の装置において、クロック周波数が規格内
かどうかを検出する周波数検出回路に関するものであ
る。
ＥＰＲＯＭ等の装置において、クロック周波数が規格内
かどうかを検出する周波数検出回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ＣＰＵやＥＥＰＲＯＭ等の装置
では、外部から印加されるクロック周波数が大きく変動
すると、誤動作したり暴走したりすることが知られてい
る。そこで、誤動作防止やＥＥＰＲＯＭのデータ保護の
ために、周波数が規格内かどうかを検出する周波数検出
回路が従来から用いられている。図７は従来の周波数検
出回路のブロック図、図８は図７の周波数検出回路の主
要部分の電圧波形図である。この周波数検出回路は、イ
ンバータゲート２１〜３１、コンデンサ３２，３３、Ｎ
チャネルトランジスタ３４，３５、ＮＯＲゲート３６か
ら構成されている。
では、外部から印加されるクロック周波数が大きく変動
すると、誤動作したり暴走したりすることが知られてい
る。そこで、誤動作防止やＥＥＰＲＯＭのデータ保護の
ために、周波数が規格内かどうかを検出する周波数検出
回路が従来から用いられている。図７は従来の周波数検
出回路のブロック図、図８は図７の周波数検出回路の主
要部分の電圧波形図である。この周波数検出回路は、イ
ンバータゲート２１〜３１、コンデンサ３２，３３、Ｎ
チャネルトランジスタ３４，３５、ＮＯＲゲート３６か
ら構成されている。
【０００３】図８（ａ）に示す被測定信号ＣＬＫが
「Ｈ」レベルのとき、インバータゲート２１の出力が
「Ｌ」レベルとなるので、Ｃ−ＭＯＳプッシュプル型イ
ンバータゲート２２内のＰチャネルＭＯＳトランジスタ
がオンし、このトランジスタのオン抵抗の値とコンデン
サ３２の容量値の時定数で決定される時間でコンデンサ
３２が電源電圧ＶDDに充電される。続いて、被測定信号
ＣＬＫが「Ｌ」のとき、インバータゲート２１の出力が
「Ｈ」となるので、インバータゲート２２内のＮチャネ
ルＭＯＳトランジスタがオンし、このトランジスタのオ
ン抵抗の値とコンデンサ３２の容量値の時定数で決定さ
れる時間で、コンデンサ３２に充電された電荷が放電さ
れる。これにより、インバータゲート２２の出力Ａ３は
図８（ｂ）のような波形となる。
「Ｈ」レベルのとき、インバータゲート２１の出力が
「Ｌ」レベルとなるので、Ｃ−ＭＯＳプッシュプル型イ
ンバータゲート２２内のＰチャネルＭＯＳトランジスタ
がオンし、このトランジスタのオン抵抗の値とコンデン
サ３２の容量値の時定数で決定される時間でコンデンサ
３２が電源電圧ＶDDに充電される。続いて、被測定信号
ＣＬＫが「Ｌ」のとき、インバータゲート２１の出力が
「Ｈ」となるので、インバータゲート２２内のＮチャネ
ルＭＯＳトランジスタがオンし、このトランジスタのオ
ン抵抗の値とコンデンサ３２の容量値の時定数で決定さ
れる時間で、コンデンサ３２に充電された電荷が放電さ
れる。これにより、インバータゲート２２の出力Ａ３は
図８（ｂ）のような波形となる。
【０００４】インバータゲート２３は、ゲート２２の出
力Ａ３がしきい値Ｖｔｈ３を超えるかどうかで出力Ｂ３
（図８（ｃ））を決定する。同様に、インバータゲート
２５内のＰチャネルＭＯＳトランジスタ及びＮチャネル
ＭＯＳトランジスタのオン抵抗値とコンデンサ３３の容
量値によって決定される時定数でコンデンサ３３を充放
電するので、インバータゲート２５の出力Ｃ３は図８
（ｄ）のような波形となる。そして、インバータゲート
２６は、ゲート２５の出力Ｃ３がしきい値Ｖｔｈ４を超
えるかどうかで出力を決定する。
力Ａ３がしきい値Ｖｔｈ３を超えるかどうかで出力Ｂ３
（図８（ｃ））を決定する。同様に、インバータゲート
２５内のＰチャネルＭＯＳトランジスタ及びＮチャネル
ＭＯＳトランジスタのオン抵抗値とコンデンサ３３の容
量値によって決定される時定数でコンデンサ３３を充放
電するので、インバータゲート２５の出力Ｃ３は図８
（ｄ）のような波形となる。そして、インバータゲート
２６は、ゲート２５の出力Ｃ３がしきい値Ｖｔｈ４を超
えるかどうかで出力を決定する。
【０００５】ここで、被測定信号ＣＬＫの周波数「Ｓ」
が上記時定数より遅い場合、インバータゲート２５の出
力Ｃ３がインバータゲート２６のしきい値Ｖｔｈ４を超
えるため、図８（ｅ）に示すインバータゲート２７の出
力Ｄ３には「Ｈ」レベルと「Ｌ」レベルが交互に現れ
る。被測定信号ＣＬＫが「Ｈ」のとき、ＮＯＲゲート３
６の出力ＯＵＴは「Ｌ」となり、被測定信号ＣＬＫが
「Ｌ」に変化するときには、インバータゲート２７の出
力Ｄ３の状態（ここでは「Ｌ」レベル）が保持されるの
で、ＮＯＲゲート３６の出力ＯＵＴは「Ｌ」となる。す
なわち、被測定信号ＣＬＫの周波数が「Ｓ」の場合、Ｎ
ＯＲゲート３６の出力ＯＵＴは、図８（ｆ）のように
「Ｌ」レベルに固定される。
が上記時定数より遅い場合、インバータゲート２５の出
力Ｃ３がインバータゲート２６のしきい値Ｖｔｈ４を超
えるため、図８（ｅ）に示すインバータゲート２７の出
力Ｄ３には「Ｈ」レベルと「Ｌ」レベルが交互に現れ
る。被測定信号ＣＬＫが「Ｈ」のとき、ＮＯＲゲート３
６の出力ＯＵＴは「Ｌ」となり、被測定信号ＣＬＫが
「Ｌ」に変化するときには、インバータゲート２７の出
力Ｄ３の状態（ここでは「Ｌ」レベル）が保持されるの
で、ＮＯＲゲート３６の出力ＯＵＴは「Ｌ」となる。す
なわち、被測定信号ＣＬＫの周波数が「Ｓ」の場合、Ｎ
ＯＲゲート３６の出力ＯＵＴは、図８（ｆ）のように
「Ｌ」レベルに固定される。
【０００６】次いで、被測定信号ＣＬＫの周波数「Ｆ」
が上記時定数より速い場合（Ｓ＜Ｆ）、インバータゲー
ト２５の出力Ｃ３がインバータゲート２６のしきい値Ｖ
ｔｈ４を超えないため、インバータゲート２７の出力Ｄ
３は「Ｈ」レベルのままとなる。その結果、ＮＯＲゲー
ト３６の出力ＯＵＴは被測定信号ＣＬＫの反転を出力す
る。このように、図７の周波数検出回路では、ＮＯＲゲ
ート３６の出力ＯＵＴが「Ｈ」レベルとなるかどうかで
被測定信号ＣＬＫがある特定周波数以上かどうかを判別
していた。
が上記時定数より速い場合（Ｓ＜Ｆ）、インバータゲー
ト２５の出力Ｃ３がインバータゲート２６のしきい値Ｖ
ｔｈ４を超えないため、インバータゲート２７の出力Ｄ
３は「Ｈ」レベルのままとなる。その結果、ＮＯＲゲー
ト３６の出力ＯＵＴは被測定信号ＣＬＫの反転を出力す
る。このように、図７の周波数検出回路では、ＮＯＲゲ
ート３６の出力ＯＵＴが「Ｈ」レベルとなるかどうかで
被測定信号ＣＬＫがある特定周波数以上かどうかを判別
していた。
【０００７】
【発明が解決しようとする課題】以上の周波数検出回路
では、電源電圧の変動に伴って検知周波数が変動してし
まうという問題点があった。つまり、Ｃ−ＭＯＳプッシ
ュプル型インバータゲート２２，２５は、図９に示すよ
うに、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタから構成されている。そして、周波数検
出回路は、これらトランジスタのオン抵抗値とコンデン
サ３２，３３の容量値によって決まる時定数でコンデン
サ３２，３３を充放電させ、この充放電結果（図８
（ｂ）、図８（ｄ））と次段のインバータゲート２３，
２６のしきい値Ｖｔｈ３，Ｖｔｈ４の比較により周波数
を検出するものである。しかし、トランジスタのオン抵
抗値は電源電圧の変動に伴って激しく変動してしまうた
め、コンデンサ３２，３３の充放電結果が大きく変わ
り、その結果、検知周波数が変動してしまうことにな
る。また、コンデンサ３３の放電時の端子電圧Ｃ３がイ
ンバータゲート２６のしきい値Ｖｔｈ４より低くなった
ときに、ＮＯＲゲート３６の出力ＯＵＴを「Ｈ」レベル
とするため、コンデンサ３３の放電時、すなわちインバ
ータゲート２５内のＮチャネルトランジスタがオンして
いるときのオン抵抗値は特に重要である。しかし、オン
抵抗値を決定するＮチャネルトランジスタのコンダクタ
ンスｇｍは製造上のばらつきが大きいため、Ｎチャネル
トランジスタのオン抵抗値がばらつき、検知周波数の精
度が低下してしまうという問題点があった。本発明は、
上記課題を解決するためになされたもので、検知周波数
の精度向上と電源電圧変動による検知周波数の変動を抑
えることを目的とする。
では、電源電圧の変動に伴って検知周波数が変動してし
まうという問題点があった。つまり、Ｃ−ＭＯＳプッシ
ュプル型インバータゲート２２，２５は、図９に示すよ
うに、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタから構成されている。そして、周波数検
出回路は、これらトランジスタのオン抵抗値とコンデン
サ３２，３３の容量値によって決まる時定数でコンデン
サ３２，３３を充放電させ、この充放電結果（図８
（ｂ）、図８（ｄ））と次段のインバータゲート２３，
２６のしきい値Ｖｔｈ３，Ｖｔｈ４の比較により周波数
を検出するものである。しかし、トランジスタのオン抵
抗値は電源電圧の変動に伴って激しく変動してしまうた
め、コンデンサ３２，３３の充放電結果が大きく変わ
り、その結果、検知周波数が変動してしまうことにな
る。また、コンデンサ３３の放電時の端子電圧Ｃ３がイ
ンバータゲート２６のしきい値Ｖｔｈ４より低くなった
ときに、ＮＯＲゲート３６の出力ＯＵＴを「Ｈ」レベル
とするため、コンデンサ３３の放電時、すなわちインバ
ータゲート２５内のＮチャネルトランジスタがオンして
いるときのオン抵抗値は特に重要である。しかし、オン
抵抗値を決定するＮチャネルトランジスタのコンダクタ
ンスｇｍは製造上のばらつきが大きいため、Ｎチャネル
トランジスタのオン抵抗値がばらつき、検知周波数の精
度が低下してしまうという問題点があった。本発明は、
上記課題を解決するためになされたもので、検知周波数
の精度向上と電源電圧変動による検知周波数の変動を抑
えることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、請求項１に記
載のように、ゲートに被測定信号が入力されソースに第
１の電位が与えられたトランジスタと、一端がトランジ
スタのドレインに接続され他端に第２の電位が与えられ
た抵抗と、一端がトランジスタのドレインに接続され他
端に第２の電位が与えられたコンデンサと、コンデンサ
の放電時におけるトランジスタのドレイン電圧が所定の
しきい値電圧を超えるかどうかを検出する比較手段とを
備えたものである。被測定信号の周波数が抵抗の値とコ
ンデンサの容量値によって決定される時定数よりも遅い
場合は、コンデンサの放電時におけるトランジスタのド
レイン電圧が所定のしきい値電圧を超え、被測定信号の
周波数が上記時定数よりも速い場合は、コンデンサの放
電時におけるトランジスタのドレイン電圧が所定のしき
い値電圧を超えなくなる。これにより、被測定信号の周
波数が上限値あるいは下限値を超えたか否かを検出する
ことができる。
載のように、ゲートに被測定信号が入力されソースに第
１の電位が与えられたトランジスタと、一端がトランジ
スタのドレインに接続され他端に第２の電位が与えられ
た抵抗と、一端がトランジスタのドレインに接続され他
端に第２の電位が与えられたコンデンサと、コンデンサ
の放電時におけるトランジスタのドレイン電圧が所定の
しきい値電圧を超えるかどうかを検出する比較手段とを
備えたものである。被測定信号の周波数が抵抗の値とコ
ンデンサの容量値によって決定される時定数よりも遅い
場合は、コンデンサの放電時におけるトランジスタのド
レイン電圧が所定のしきい値電圧を超え、被測定信号の
周波数が上記時定数よりも速い場合は、コンデンサの放
電時におけるトランジスタのドレイン電圧が所定のしき
い値電圧を超えなくなる。これにより、被測定信号の周
波数が上限値あるいは下限値を超えたか否かを検出する
ことができる。
【０００９】また、請求項２に記載のように、ゲートに
被測定信号が入力されソースに第１の電位が与えられた
第１のトランジスタと、一端が第１のトランジスタのド
レインに接続され他端に第２の電位が与えられた第１の
抵抗と、一端が第１のトランジスタのドレインに接続さ
れ他端に第２の電位が与えられた第１のコンデンサと、
第１のコンデンサの放電時における第１のトランジスタ
のドレイン電圧が第１のしきい値電圧を超えるかどうか
を検出する第１の比較手段と、ゲートに第１の比較手段
の出力が入力されソースに第１の電位が与えられた第２
のトランジスタと、一端が第２のトランジスタのドレイ
ンに接続され他端に第２の電位が与えられた第２の抵抗
と、一端が第２のトランジスタのドレインに接続され他
端に第２の電位が与えられた第２のコンデンサと、第２
のコンデンサの放電時における第２のトランジスタのド
レイン電圧が第２のしきい値電圧を超えるかどうかを検
出する第２の比較手段とを備え、第１、第２のコンデン
サの放電時間を決定する時定数を異なるものに設定した
ものである。被測定信号の周波数が第２の抵抗の値と第
２のコンデンサの容量値によって決定される時定数より
も遅い場合は、第２のコンデンサの放電時における第２
のトランジスタのドレイン電圧が第２のしきい値電圧を
超える。また、被測定信号の周波数が第１の抵抗の値と
第１のコンデンサの容量値によって決定される時定数よ
りも速い場合は、第１のコンデンサの放電時における第
１のトランジスタのドレイン電圧が第１のしきい値電圧
を超えないので、その結果、第２のコンデンサの放電時
における第２のトランジスタのドレイン電圧が第２のし
きい値電圧を超える。また、請求項３に記載のように、
トランジスタ、抵抗、コンデンサ及び比較手段は、同一
半導体基板上に形成されたものである。
被測定信号が入力されソースに第１の電位が与えられた
第１のトランジスタと、一端が第１のトランジスタのド
レインに接続され他端に第２の電位が与えられた第１の
抵抗と、一端が第１のトランジスタのドレインに接続さ
れ他端に第２の電位が与えられた第１のコンデンサと、
第１のコンデンサの放電時における第１のトランジスタ
のドレイン電圧が第１のしきい値電圧を超えるかどうか
を検出する第１の比較手段と、ゲートに第１の比較手段
の出力が入力されソースに第１の電位が与えられた第２
のトランジスタと、一端が第２のトランジスタのドレイ
ンに接続され他端に第２の電位が与えられた第２の抵抗
と、一端が第２のトランジスタのドレインに接続され他
端に第２の電位が与えられた第２のコンデンサと、第２
のコンデンサの放電時における第２のトランジスタのド
レイン電圧が第２のしきい値電圧を超えるかどうかを検
出する第２の比較手段とを備え、第１、第２のコンデン
サの放電時間を決定する時定数を異なるものに設定した
ものである。被測定信号の周波数が第２の抵抗の値と第
２のコンデンサの容量値によって決定される時定数より
も遅い場合は、第２のコンデンサの放電時における第２
のトランジスタのドレイン電圧が第２のしきい値電圧を
超える。また、被測定信号の周波数が第１の抵抗の値と
第１のコンデンサの容量値によって決定される時定数よ
りも速い場合は、第１のコンデンサの放電時における第
１のトランジスタのドレイン電圧が第１のしきい値電圧
を超えないので、その結果、第２のコンデンサの放電時
における第２のトランジスタのドレイン電圧が第２のし
きい値電圧を超える。また、請求項３に記載のように、
トランジスタ、抵抗、コンデンサ及び比較手段は、同一
半導体基板上に形成されたものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示す周波数検出回路のブロック図、図２は図１
の周波数検出回路の主要部分の電圧波形図である。本実
施の形態の周波数検出回路は、被測定信号ＣＬＫを入力
とするインバータゲート１、インバータゲート１の出力
がゲートに接続されソースに第１の電位（本実施の形態
では＋ＶDD）が与えられたＰチャネルＭＯＳトランジス
タ２、一端がトランジスタ２のドレインに接続され他端
に第２の電位（本実施の形態では接地電位ＧＮＤ）が与
えられた抵抗３、一端がトランジスタ２のドレインに接
続され他端に第２の電位が与えられたコンデンサ４、ト
ランジスタ２のドレインに接続された比較手段となるイ
ンバータゲート５から構成されている。
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示す周波数検出回路のブロック図、図２は図１
の周波数検出回路の主要部分の電圧波形図である。本実
施の形態の周波数検出回路は、被測定信号ＣＬＫを入力
とするインバータゲート１、インバータゲート１の出力
がゲートに接続されソースに第１の電位（本実施の形態
では＋ＶDD）が与えられたＰチャネルＭＯＳトランジス
タ２、一端がトランジスタ２のドレインに接続され他端
に第２の電位（本実施の形態では接地電位ＧＮＤ）が与
えられた抵抗３、一端がトランジスタ２のドレインに接
続され他端に第２の電位が与えられたコンデンサ４、ト
ランジスタ２のドレインに接続された比較手段となるイ
ンバータゲート５から構成されている。
【００１１】まず、図２（ａ）に示す被測定信号ＣＬＫ
の周波数が、抵抗３の抵抗値とコンデンサ４の容量値に
よって決定される時定数よりも遅い「Ｓ」の場合の動作
について説明する。被測定信号ＣＬＫが「Ｈ」レベルの
場合、インバータゲート１によりトランジスタ２のゲー
ト電圧が「Ｌ」レベルとなるので、ＰチャネルＭＯＳト
ランジスタ２がオンする。これにより、コンデンサ４が
第１の電位（ＶDD）に充電される。
の周波数が、抵抗３の抵抗値とコンデンサ４の容量値に
よって決定される時定数よりも遅い「Ｓ」の場合の動作
について説明する。被測定信号ＣＬＫが「Ｈ」レベルの
場合、インバータゲート１によりトランジスタ２のゲー
ト電圧が「Ｌ」レベルとなるので、ＰチャネルＭＯＳト
ランジスタ２がオンする。これにより、コンデンサ４が
第１の電位（ＶDD）に充電される。
【００１２】続いて、被測定信号ＣＬＫが「Ｌ」レベル
になると、インバータゲート１によりトランジスタ２の
ゲート電圧が「Ｈ」レベルとなるので、トランジスタ２
がオフとなり、コンデンサ４は抵抗３を介して第２の電
位（ＧＮＤ）に放電される。以上のようなコンデンサ４
の端子電圧、すなわちトランジスタ２のドレイン電圧Ａ
１の波形を図２（ｂ）に示す。
になると、インバータゲート１によりトランジスタ２の
ゲート電圧が「Ｈ」レベルとなるので、トランジスタ２
がオフとなり、コンデンサ４は抵抗３を介して第２の電
位（ＧＮＤ）に放電される。以上のようなコンデンサ４
の端子電圧、すなわちトランジスタ２のドレイン電圧Ａ
１の波形を図２（ｂ）に示す。
【００１３】次に、インバータゲート５は、トランジス
タ２のドレイン電圧Ａ１を図２（ｂ）の破線で示すしき
い値電圧Ｖｔｈ１と比較することにより電圧Ａ１を反転
するので、その出力電圧ＯＵＴは、図２（ｃ）のように
整形された波形となる。なお、ドレイン電圧Ａ１がしき
い値電圧Ｖｔｈ１より高い場合、出力電圧ＯＵＴが
「Ｌ」となり、ドレイン電圧Ａ１がしきい値電圧Ｖｔｈ
１より低い場合、出力電圧ＯＵＴが「Ｈ」となることは
言うまでもない。
タ２のドレイン電圧Ａ１を図２（ｂ）の破線で示すしき
い値電圧Ｖｔｈ１と比較することにより電圧Ａ１を反転
するので、その出力電圧ＯＵＴは、図２（ｃ）のように
整形された波形となる。なお、ドレイン電圧Ａ１がしき
い値電圧Ｖｔｈ１より高い場合、出力電圧ＯＵＴが
「Ｌ」となり、ドレイン電圧Ａ１がしきい値電圧Ｖｔｈ
１より低い場合、出力電圧ＯＵＴが「Ｈ」となることは
言うまでもない。
【００１４】次に、被測定信号ＣＬＫの周波数が、抵抗
３の抵抗値とコンデンサ４の容量値によって決定される
時定数よりも速い「Ｆ」の場合の動作について説明す
る。被測定信号ＣＬＫが「Ｈ」レベルのとき、トランジ
スタ２がオンしてコンデンサ４を充電し、被測定信号Ｃ
ＬＫが「Ｌ」レベルのとき、トランジスタ２がオフして
コンデンサ４を放電することは上記と同様である。
３の抵抗値とコンデンサ４の容量値によって決定される
時定数よりも速い「Ｆ」の場合の動作について説明す
る。被測定信号ＣＬＫが「Ｈ」レベルのとき、トランジ
スタ２がオンしてコンデンサ４を充電し、被測定信号Ｃ
ＬＫが「Ｌ」レベルのとき、トランジスタ２がオフして
コンデンサ４を放電することは上記と同様である。
【００１５】ところが、抵抗３の抵抗値とコンデンサ４
の容量値によって決定されるコンデンサ４の放電時の時
定数より被測定信号ＣＬＫの周波数が速いため、図２
（ｂ）に示すように、コンデンサ４の端子電圧Ａ１がゲ
ート５のしきい値電圧Ｖｔｈ１を超える時間までコンデ
ンサ４が放電されないので、インバータゲート５の出力
ＯＵＴは「Ｌ」レベルのままとなる。
の容量値によって決定されるコンデンサ４の放電時の時
定数より被測定信号ＣＬＫの周波数が速いため、図２
（ｂ）に示すように、コンデンサ４の端子電圧Ａ１がゲ
ート５のしきい値電圧Ｖｔｈ１を超える時間までコンデ
ンサ４が放電されないので、インバータゲート５の出力
ＯＵＴは「Ｌ」レベルのままとなる。
【００１６】こうして、被測定信号ＣＬＫの周波数が
「Ｓ」のときには「Ｈ」レベル、信号ＣＬＫの周波数が
「Ｆ」のときには「Ｌ」レベルがインバータゲート５か
ら出力される。したがって、抵抗３の抵抗値とコンデン
サ４の容量値によって決定される時定数を調整すること
により、被測定信号ＣＬＫの周波数が所定の上限値ある
いは下限値を超えたか否かを検出することができる（周
波数「Ｆ」を規定内の周波数とすれば、周波数「Ｓ」は
下限値より低い周波数となる。また、周波数「Ｓ」を規
定内の周波数とすれば、周波数「Ｆ」は上限値より高い
周波数となる）。
「Ｓ」のときには「Ｈ」レベル、信号ＣＬＫの周波数が
「Ｆ」のときには「Ｌ」レベルがインバータゲート５か
ら出力される。したがって、抵抗３の抵抗値とコンデン
サ４の容量値によって決定される時定数を調整すること
により、被測定信号ＣＬＫの周波数が所定の上限値ある
いは下限値を超えたか否かを検出することができる（周
波数「Ｆ」を規定内の周波数とすれば、周波数「Ｓ」は
下限値より低い周波数となる。また、周波数「Ｓ」を規
定内の周波数とすれば、周波数「Ｆ」は上限値より高い
周波数となる）。
【００１７】また、コンデンサ４の充電時間はトランジ
スタ２のオン抵抗値とコンデンサ４の容量値によって決
定されるが、本実施の形態では、コンデンサ４の放電時
の端子電圧Ａ１がしきい値電圧Ｖｔｈ１より低くなるか
どうかを検出することにより、周波数検出を行っている
ので、充電時間の影響を受けることがない。よって、検
知周波数が電源電圧ＶDDの変動によるトランジスタ２の
オン抵抗値の影響を受けることがない。
スタ２のオン抵抗値とコンデンサ４の容量値によって決
定されるが、本実施の形態では、コンデンサ４の放電時
の端子電圧Ａ１がしきい値電圧Ｖｔｈ１より低くなるか
どうかを検出することにより、周波数検出を行っている
ので、充電時間の影響を受けることがない。よって、検
知周波数が電源電圧ＶDDの変動によるトランジスタ２の
オン抵抗値の影響を受けることがない。
【００１８】また、トランジスタのオン抵抗値はコンダ
クタンスｇｍによって決まるために大きくすることが難
しいので、図７の周波数検出回路では、検知周波数を自
由に設定することが困難である。これに対して本実施の
形態の周波数検出回路では、抵抗３によって大きな抵抗
値も設定することができるので、所望の検知周波数を容
易に設定することができる。
クタンスｇｍによって決まるために大きくすることが難
しいので、図７の周波数検出回路では、検知周波数を自
由に設定することが困難である。これに対して本実施の
形態の周波数検出回路では、抵抗３によって大きな抵抗
値も設定することができるので、所望の検知周波数を容
易に設定することができる。
【００１９】図３は本発明の他の実施の形態を示す周波
数検出回路のブロック図、図４、図５は図３の周波数検
出回路の主要部分の電圧波形図である。図１の周波数検
出回路では、被測定信号ＣＬＫの周波数が下限値より低
くなったことを検出するか、あるいは上限値より高くな
ったことを検出するかの何れかしか行うことができなか
った。
数検出回路のブロック図、図４、図５は図３の周波数検
出回路の主要部分の電圧波形図である。図１の周波数検
出回路では、被測定信号ＣＬＫの周波数が下限値より低
くなったことを検出するか、あるいは上限値より高くな
ったことを検出するかの何れかしか行うことができなか
った。
【００２０】そこで、本実施の形態では、図１と同じ第
１のＰチャネルＭＯＳトランジスタ２、第１の抵抗３、
第１のコンデンサ４、第１の比較手段となるインバータ
ゲート５から構成される１段目と、第２のＰチャネルＭ
ＯＳトランジスタ７、第２の抵抗８、第２のコンデンサ
９、第２の比較手段となるインバータゲート１０から構
成される２段目を直列に接続して、かつ各段の時定数を
異なるように設定をすることにより、周波数の上下限を
共に検出できるようにする。
１のＰチャネルＭＯＳトランジスタ２、第１の抵抗３、
第１のコンデンサ４、第１の比較手段となるインバータ
ゲート５から構成される１段目と、第２のＰチャネルＭ
ＯＳトランジスタ７、第２の抵抗８、第２のコンデンサ
９、第２の比較手段となるインバータゲート１０から構
成される２段目を直列に接続して、かつ各段の時定数を
異なるように設定をすることにより、周波数の上下限を
共に検出できるようにする。
【００２１】まず、被測定信号ＣＬＫの周波数が、規格
内周波数「Ｍ」から抵抗８の抵抗値とコンデンサ９の容
量値によって決定される時定数よりも遅い「Ｓ」（Ｍ＞
Ｓ）に変化した場合の動作について図４を参照して説明
する。ここで、ラッチ回路を構成するインバータゲート
１１，１２，１４、ＰチャネルＭＯＳトランジスタ１
３、ＮＯＲゲート１５，１６の動作について先に説明す
る。
内周波数「Ｍ」から抵抗８の抵抗値とコンデンサ９の容
量値によって決定される時定数よりも遅い「Ｓ」（Ｍ＞
Ｓ）に変化した場合の動作について図４を参照して説明
する。ここで、ラッチ回路を構成するインバータゲート
１１，１２，１４、ＰチャネルＭＯＳトランジスタ１
３、ＮＯＲゲート１５，１６の動作について先に説明す
る。
【００２２】ＮＯＲゲート１６の出力ＯＵＴは、図４
（ａ）に示すリセット信号Ｒが「Ｈ」レベルのとき、図
４（ｈ）のように「Ｌ」レベルである。一方、リセット
信号Ｒが「Ｈ」レベルのとき、インバータゲート１２に
よりトランジスタ１３のゲート電圧が「Ｌ」となるの
で、トランジスタ１３がオンし、インバータゲート１４
の入力が「Ｈ」レベルに固定される。
（ａ）に示すリセット信号Ｒが「Ｈ」レベルのとき、図
４（ｈ）のように「Ｌ」レベルである。一方、リセット
信号Ｒが「Ｈ」レベルのとき、インバータゲート１２に
よりトランジスタ１３のゲート電圧が「Ｌ」となるの
で、トランジスタ１３がオンし、インバータゲート１４
の入力が「Ｈ」レベルに固定される。
【００２３】その結果、ＮＯＲゲート１５の一方の入力
が「Ｌ」、ＮＯＲゲート１６の出力に接続された他方の
入力が「Ｌ」となり、ＮＯＲゲート１６の一方の入力が
「Ｈ」、ＮＯＲゲート１５の出力に接続された他方の入
力が「Ｈ」となるので、ＮＯＲゲート１６の出力ＯＵＴ
は、被測定信号ＣＬＫに関係なく「Ｌ」レベルに固定さ
れる。つまり、リセット信号Ｒが「Ｌ」になると、被測
定信号ＣＬＫの周波数検知が可能となる。
が「Ｌ」、ＮＯＲゲート１６の出力に接続された他方の
入力が「Ｌ」となり、ＮＯＲゲート１６の一方の入力が
「Ｈ」、ＮＯＲゲート１５の出力に接続された他方の入
力が「Ｈ」となるので、ＮＯＲゲート１６の出力ＯＵＴ
は、被測定信号ＣＬＫに関係なく「Ｌ」レベルに固定さ
れる。つまり、リセット信号Ｒが「Ｌ」になると、被測
定信号ＣＬＫの周波数検知が可能となる。
【００２４】リセット信号Ｒが「Ｌ」となって周波数検
知が可能となった後に、周波数「Ｍ」の被測定信号ＣＬ
Ｋが「Ｈ」レベルになると、トランジスタ２がオンして
コンデンサ４を第１の電位（ＶDD）に充電し、被測定信
号ＣＬＫが「Ｌ」レベルになると、トランジスタ２がオ
フしてコンデンサ４を第２の電位（ＧＮＤ）に放電す
る。このコンデンサ４の端子電圧Ａ２の波形を図４
（ｃ）に示す。
知が可能となった後に、周波数「Ｍ」の被測定信号ＣＬ
Ｋが「Ｈ」レベルになると、トランジスタ２がオンして
コンデンサ４を第１の電位（ＶDD）に充電し、被測定信
号ＣＬＫが「Ｌ」レベルになると、トランジスタ２がオ
フしてコンデンサ４を第２の電位（ＧＮＤ）に放電す
る。このコンデンサ４の端子電圧Ａ２の波形を図４
（ｃ）に示す。
【００２５】インバータゲート５は、トランジスタ２の
ドレイン電圧Ａ２を図４（ｃ）の破線で示す第１のしき
い値電圧Ｖｔｈ１と比較することにより電圧Ａ２を反転
するので、その出力電圧Ｂ２は、図４（ｄ）のように整
形された波形となる。次に、インバータゲート６を介し
て１段目のインバータゲート５の出力がゲートに接続さ
れたＰチャネルＭＯＳトランジスタ７は、トランジスタ
２と同様に、インバータゲート５の出力電圧Ｂ２が
「Ｈ」レベルのときオンとなり、電圧Ｂ２が「Ｌ」レベ
ルのときオフとなる。
ドレイン電圧Ａ２を図４（ｃ）の破線で示す第１のしき
い値電圧Ｖｔｈ１と比較することにより電圧Ａ２を反転
するので、その出力電圧Ｂ２は、図４（ｄ）のように整
形された波形となる。次に、インバータゲート６を介し
て１段目のインバータゲート５の出力がゲートに接続さ
れたＰチャネルＭＯＳトランジスタ７は、トランジスタ
２と同様に、インバータゲート５の出力電圧Ｂ２が
「Ｈ」レベルのときオンとなり、電圧Ｂ２が「Ｌ」レベ
ルのときオフとなる。
【００２６】これにより、トランジスタ７がオンのとき
コンデンサ９が第１の電位（ＶDD）に充電され、トラン
ジスタ７がオフのときコンデンサ９が第２の電位（ＧＮ
Ｄ）に放電される。このコンデンサ９の端子電圧Ｃ２の
波形を図４（ｅ）に示す。インバータゲート１０は、ト
ランジスタ７のドレイン電圧Ｃ２を図４（ｅ）の破線で
示す第２のしきい値電圧Ｖｔｈ２と比較することにより
電圧Ｃ２を反転するので、その出力電圧Ｄ２は、図４
（ｆ）のように整形された波形となる。
コンデンサ９が第１の電位（ＶDD）に充電され、トラン
ジスタ７がオフのときコンデンサ９が第２の電位（ＧＮ
Ｄ）に放電される。このコンデンサ９の端子電圧Ｃ２の
波形を図４（ｅ）に示す。インバータゲート１０は、ト
ランジスタ７のドレイン電圧Ｃ２を図４（ｅ）の破線で
示す第２のしきい値電圧Ｖｔｈ２と比較することにより
電圧Ｃ２を反転するので、その出力電圧Ｄ２は、図４
（ｆ）のように整形された波形となる。
【００２７】このとき、抵抗８の抵抗値とコンデンサ９
の容量値によって決定されるコンデンサ９の放電時の時
定数より被測定信号ＣＬＫの周波数「Ｍ」が速いため、
図４（ｅ）に示すように、コンデンサ９の端子電圧Ｃ２
がゲート１０のしきい値電圧Ｖｔｈ２を超える時間まで
コンデンサ９が放電されないので、インバータゲート１
０の出力Ｄ２は「Ｌ」レベルのままとなる。よって、図
４（ｇ）に示すインバータゲート１１の出力Ｅ２は
「Ｈ」レベルとなり、リセット信号Ｒが「Ｈ」のときと
同じ状態なので、ＮＯＲゲート１６の出力ＯＵＴも
「Ｌ」レベルのままである。
の容量値によって決定されるコンデンサ９の放電時の時
定数より被測定信号ＣＬＫの周波数「Ｍ」が速いため、
図４（ｅ）に示すように、コンデンサ９の端子電圧Ｃ２
がゲート１０のしきい値電圧Ｖｔｈ２を超える時間まで
コンデンサ９が放電されないので、インバータゲート１
０の出力Ｄ２は「Ｌ」レベルのままとなる。よって、図
４（ｇ）に示すインバータゲート１１の出力Ｅ２は
「Ｈ」レベルとなり、リセット信号Ｒが「Ｈ」のときと
同じ状態なので、ＮＯＲゲート１６の出力ＯＵＴも
「Ｌ」レベルのままである。
【００２８】続いて、被測定信号ＣＬＫの周波数が
「Ｓ」に変化した場合、抵抗８の抵抗値とコンデンサ９
の容量値によって決定されるコンデンサ９の放電時の時
定数より周波数「Ｓ」が遅いため、図４（ｅ）に示すよ
うに、コンデンサ９の端子電圧Ｃ２がゲート１０のしき
い値電圧Ｖｔｈ２より低くなる。これにより、インバー
タゲート１０の出力Ｄ２は、図４（ｆ）に示すように
「Ｈ」レベルとなる。その結果、インバータゲート１１
の出力Ｅ２は「Ｌ」レベルとなり、ＮＯＲゲート１６の
出力ＯＵＴが「Ｈ」レベルとなる。こうして、被測定信
号ＣＬＫの周波数が下限値より低くなったことを検出す
ることができる。
「Ｓ」に変化した場合、抵抗８の抵抗値とコンデンサ９
の容量値によって決定されるコンデンサ９の放電時の時
定数より周波数「Ｓ」が遅いため、図４（ｅ）に示すよ
うに、コンデンサ９の端子電圧Ｃ２がゲート１０のしき
い値電圧Ｖｔｈ２より低くなる。これにより、インバー
タゲート１０の出力Ｄ２は、図４（ｆ）に示すように
「Ｈ」レベルとなる。その結果、インバータゲート１１
の出力Ｅ２は「Ｌ」レベルとなり、ＮＯＲゲート１６の
出力ＯＵＴが「Ｈ」レベルとなる。こうして、被測定信
号ＣＬＫの周波数が下限値より低くなったことを検出す
ることができる。
【００２９】次に、被測定信号ＣＬＫの周波数が、
「Ｍ」から抵抗３の抵抗値とコンデンサ４の容量値によ
って決定される時定数よりも速い「Ｆ」（Ｍ＜Ｆ）に変
化した場合の動作について図５を参照して説明する。リ
セット信号Ｒが「Ｌ」となって周波数検知が可能となっ
た後に、被測定信号ＣＬＫの周波数が「Ｍ」から「Ｆ」
に変化すると、図５（ｃ）に示すように、コンデンサ４
の端子電圧Ａ２がインバータゲート５のしきい値電圧Ｖ
ｔｈ１を超える時間までコンデンサ４が放電されないの
で、インバータゲート５の出力Ｂ２は図５（ｄ）のよう
に「Ｌ」レベルのままとなる。
「Ｍ」から抵抗３の抵抗値とコンデンサ４の容量値によ
って決定される時定数よりも速い「Ｆ」（Ｍ＜Ｆ）に変
化した場合の動作について図５を参照して説明する。リ
セット信号Ｒが「Ｌ」となって周波数検知が可能となっ
た後に、被測定信号ＣＬＫの周波数が「Ｍ」から「Ｆ」
に変化すると、図５（ｃ）に示すように、コンデンサ４
の端子電圧Ａ２がインバータゲート５のしきい値電圧Ｖ
ｔｈ１を超える時間までコンデンサ４が放電されないの
で、インバータゲート５の出力Ｂ２は図５（ｄ）のよう
に「Ｌ」レベルのままとなる。
【００３０】よって、「Ｌ」レベルに固定された出力Ｂ
２の周波数は、抵抗８の抵抗値とコンデンサ９の容量値
によって決定されるコンデンサ９の放電時の時定数より
遅くなるため、図５（ｅ）に示すように、コンデンサ９
の端子電圧Ｃ２がゲート１０のしきい値電圧Ｖｔｈ２よ
り低くなる。これにより、インバータゲート１０の出力
Ｄ２は、図５（ｆ）に示すように「Ｈ」レベルとなる。
その結果、インバータゲート１１の出力Ｅ２は「Ｌ」レ
ベルとなり、ＮＯＲゲート１６の出力ＯＵＴが「Ｈ」レ
ベルとなる。こうして、被測定信号ＣＬＫの周波数が上
限値より高くなったことを検出することができる。
２の周波数は、抵抗８の抵抗値とコンデンサ９の容量値
によって決定されるコンデンサ９の放電時の時定数より
遅くなるため、図５（ｅ）に示すように、コンデンサ９
の端子電圧Ｃ２がゲート１０のしきい値電圧Ｖｔｈ２よ
り低くなる。これにより、インバータゲート１０の出力
Ｄ２は、図５（ｆ）に示すように「Ｈ」レベルとなる。
その結果、インバータゲート１１の出力Ｅ２は「Ｌ」レ
ベルとなり、ＮＯＲゲート１６の出力ＯＵＴが「Ｈ」レ
ベルとなる。こうして、被測定信号ＣＬＫの周波数が上
限値より高くなったことを検出することができる。
【００３１】したがって、被測定信号ＣＬＫの周波数
「Ｆ」よりも抵抗３の抵抗値とコンデンサ４の容量値に
よって決定される時定数を遅くし、かつこの時定数を周
波数「Ｓ」よりも速くし、被測定信号ＣＬＫの周波数
「Ｓ」よりも抵抗８の抵抗値とコンデンサ９の容量値に
よって決定される時定数を速くし、かつこの時定数を規
格内周波数「Ｍ」よりも遅くすることにより、被測定信
号ＣＬＫの周波数が所定の上下限値を超えたか否かを検
出することができる。
「Ｆ」よりも抵抗３の抵抗値とコンデンサ４の容量値に
よって決定される時定数を遅くし、かつこの時定数を周
波数「Ｓ」よりも速くし、被測定信号ＣＬＫの周波数
「Ｓ」よりも抵抗８の抵抗値とコンデンサ９の容量値に
よって決定される時定数を速くし、かつこの時定数を規
格内周波数「Ｍ」よりも遅くすることにより、被測定信
号ＣＬＫの周波数が所定の上下限値を超えたか否かを検
出することができる。
【００３２】なお、本実施の形態では、インバータゲー
ト６を介してインバータゲート５の出力とトランジスタ
７のゲートを接続しているが、直接接続してもよい。こ
の場合には、図４（ｅ）、図５（ｅ）に示すコンデンサ
９の端子電圧Ｃ２の位相が変わって放電時間が短くなる
が、それに応じて抵抗８とコンデンサ９の値を変えて時
定数を調整すればよい。
ト６を介してインバータゲート５の出力とトランジスタ
７のゲートを接続しているが、直接接続してもよい。こ
の場合には、図４（ｅ）、図５（ｅ）に示すコンデンサ
９の端子電圧Ｃ２の位相が変わって放電時間が短くなる
が、それに応じて抵抗８とコンデンサ９の値を変えて時
定数を調整すればよい。
【００３３】図６は同一半導体基板上に形成された図１
の周波数検出回路の断面図である。Ｐ型単結晶Ｓｉから
なる基板１９上には、インバータゲート１、トランジス
タ２、抵抗３、コンデンサ４、インバータゲート５が形
成されている。インバータゲート１は、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタから構
成され、ＰチャネルＭＯＳトランジスタは、Ｎウェル１
ａ、Ｐ+ 型Ｓｉからなるソース領域１ｂ、Ｐ+ 型Ｓｉか
らなるドレイン領域１ｃ、ゲート絶縁膜となる酸化膜２
０、ポリＳｉからなるゲート電極１ｄから構成され、Ｎ
チャネルＭＯＳトランジスタは、Ｎ+ 型Ｓｉからなるソ
ース領域１ｅ、Ｎ+ 型Ｓｉからなるドレイン領域１ｆ、
ゲート絶縁膜となる酸化膜２０、ポリＳｉからなるゲー
ト電極１ｇから構成される。
の周波数検出回路の断面図である。Ｐ型単結晶Ｓｉから
なる基板１９上には、インバータゲート１、トランジス
タ２、抵抗３、コンデンサ４、インバータゲート５が形
成されている。インバータゲート１は、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタから構
成され、ＰチャネルＭＯＳトランジスタは、Ｎウェル１
ａ、Ｐ+ 型Ｓｉからなるソース領域１ｂ、Ｐ+ 型Ｓｉか
らなるドレイン領域１ｃ、ゲート絶縁膜となる酸化膜２
０、ポリＳｉからなるゲート電極１ｄから構成され、Ｎ
チャネルＭＯＳトランジスタは、Ｎ+ 型Ｓｉからなるソ
ース領域１ｅ、Ｎ+ 型Ｓｉからなるドレイン領域１ｆ、
ゲート絶縁膜となる酸化膜２０、ポリＳｉからなるゲー
ト電極１ｇから構成される。
【００３４】ＰチャネルＭＯＳトランジスタ２は、Ｎウ
ェル２ａ、Ｐ+ 型Ｓｉからなるソース領域２ｂ、Ｐ+ 型
Ｓｉからなるドレイン領域２ｃ、ゲート絶縁膜となる酸
化膜２０、ポリＳｉからなるゲート電極２ｄから構成さ
れる。抵抗３は、酸化膜２０上に形成されたポリＳｉ３
ａから構成される。また、ＭＯＳトランジスタ構造で構
成されたコンデンサ４は、Ｎ+ 型Ｓｉからなるソース領
域４ａ、Ｎ+ 型Ｓｉからなるドレイン領域４ｂ、ゲート
絶縁膜となる酸化膜２０、ポリＳｉからなるゲート電極
４ｃから構成される。
ェル２ａ、Ｐ+ 型Ｓｉからなるソース領域２ｂ、Ｐ+ 型
Ｓｉからなるドレイン領域２ｃ、ゲート絶縁膜となる酸
化膜２０、ポリＳｉからなるゲート電極２ｄから構成さ
れる。抵抗３は、酸化膜２０上に形成されたポリＳｉ３
ａから構成される。また、ＭＯＳトランジスタ構造で構
成されたコンデンサ４は、Ｎ+ 型Ｓｉからなるソース領
域４ａ、Ｎ+ 型Ｓｉからなるドレイン領域４ｂ、ゲート
絶縁膜となる酸化膜２０、ポリＳｉからなるゲート電極
４ｃから構成される。
【００３５】そして、インバータゲート５は、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
から構成され、ＰチャネルＭＯＳトランジスタは、Ｎウ
ェル５ａ、Ｐ+ 型Ｓｉからなるソース領域５ｂ、Ｐ+ 型
Ｓｉからなるドレイン領域５ｃ、ゲート絶縁膜となる酸
化膜２０、ポリＳｉからなるゲート電極５ｄから構成さ
れ、ＮチャネルＭＯＳトランジスタは、Ｎ+ 型Ｓｉから
なるソース領域５ｅ、Ｎ+ 型Ｓｉからなるドレイン領域
５ｆ、ゲート絶縁膜となる酸化膜２０、ポリＳｉからな
るゲート電極５ｇから構成される。なお、図６では、ド
レイン電極及びソース電極を省略している。また、図３
の周波数検出回路も同様に同一半導体基板上に形成でき
ることは言うまでもない。
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
から構成され、ＰチャネルＭＯＳトランジスタは、Ｎウ
ェル５ａ、Ｐ+ 型Ｓｉからなるソース領域５ｂ、Ｐ+ 型
Ｓｉからなるドレイン領域５ｃ、ゲート絶縁膜となる酸
化膜２０、ポリＳｉからなるゲート電極５ｄから構成さ
れ、ＮチャネルＭＯＳトランジスタは、Ｎ+ 型Ｓｉから
なるソース領域５ｅ、Ｎ+ 型Ｓｉからなるドレイン領域
５ｆ、ゲート絶縁膜となる酸化膜２０、ポリＳｉからな
るゲート電極５ｇから構成される。なお、図６では、ド
レイン電極及びソース電極を省略している。また、図３
の周波数検出回路も同様に同一半導体基板上に形成でき
ることは言うまでもない。
【００３６】以上の実施の形態では、Ｐチャネルトラン
ジスタを用いているが、Ｎチャネルトランジスタを用い
てもよい。この場合は、抵抗３，８、コンデンサ４，９
を電源電圧ＶDDに接続すると共にトランジスタ２，７の
ソースを接地して、コンデンサの放電時の端子電圧がし
きい値電圧より高くなるかどうかを検出すればよい。ま
た、以上の実施の形態では、比較手段としてインバータ
ゲートを用いているが、コンパレータを用いてもよい。
ジスタを用いているが、Ｎチャネルトランジスタを用い
てもよい。この場合は、抵抗３，８、コンデンサ４，９
を電源電圧ＶDDに接続すると共にトランジスタ２，７の
ソースを接地して、コンデンサの放電時の端子電圧がし
きい値電圧より高くなるかどうかを検出すればよい。ま
た、以上の実施の形態では、比較手段としてインバータ
ゲートを用いているが、コンパレータを用いてもよい。
【００３７】
【発明の効果】本発明によれば、請求項１に記載のよう
に、周波数検出回路をトランジスタ、抵抗、コンデンサ
及び比較手段から構成することにより、被測定信号の周
波数が上限値あるいは下限値を超えたか否かを検出する
ことができる。そして、コンデンサの放電時におけるト
ランジスタのドレイン電圧が所定のしきい値電圧を超え
るかどうかで被測定信号の周波数を検出するため、電源
電圧変動の影響を受けない抵抗の値とコンデンサの容量
値によって決まる時定数で検知周波数が決定されるの
で、検知周波数が電源電圧変動の影響を受けることがな
くなる。また、トランジスタのオン抵抗値の影響を受け
ないため、オン抵抗値のばらつきがあっても、検知周波
数の精度が低下することがなく、抵抗の値によって所望
の検知周波数を容易に設定することができる。
に、周波数検出回路をトランジスタ、抵抗、コンデンサ
及び比較手段から構成することにより、被測定信号の周
波数が上限値あるいは下限値を超えたか否かを検出する
ことができる。そして、コンデンサの放電時におけるト
ランジスタのドレイン電圧が所定のしきい値電圧を超え
るかどうかで被測定信号の周波数を検出するため、電源
電圧変動の影響を受けない抵抗の値とコンデンサの容量
値によって決まる時定数で検知周波数が決定されるの
で、検知周波数が電源電圧変動の影響を受けることがな
くなる。また、トランジスタのオン抵抗値の影響を受け
ないため、オン抵抗値のばらつきがあっても、検知周波
数の精度が低下することがなく、抵抗の値によって所望
の検知周波数を容易に設定することができる。
【００３８】また、請求項２に記載のように、周波数検
出回路を第１のトランジスタ、第１の抵抗、第１のコン
デンサ、第１の比較手段、第２のトランジスタ、第２の
抵抗、第２のコンデンサ及び第２の比較手段から構成す
ることにより、被測定信号の周波数が上下限値を超えた
か否かを検出することができる。そして、第１、第２の
コンデンサの放電時における第１、第２のトランジスタ
のドレイン電圧がそれぞれ第１、第２のしきい値電圧を
超えるかどうかで被測定信号の周波数を検出するため、
電源電圧変動の影響を受けない抵抗の値とコンデンサの
容量値によって決まる時定数で検知周波数が決定される
ので、検知周波数が電源電圧変動の影響を受けることが
なくなる。また、トランジスタのオン抵抗値の影響を受
けないため、オン抵抗値のばらつきがあっても、検知周
波数の精度が低下することがなく、抵抗の値によって所
望の検知周波数を容易に設定することができる。
出回路を第１のトランジスタ、第１の抵抗、第１のコン
デンサ、第１の比較手段、第２のトランジスタ、第２の
抵抗、第２のコンデンサ及び第２の比較手段から構成す
ることにより、被測定信号の周波数が上下限値を超えた
か否かを検出することができる。そして、第１、第２の
コンデンサの放電時における第１、第２のトランジスタ
のドレイン電圧がそれぞれ第１、第２のしきい値電圧を
超えるかどうかで被測定信号の周波数を検出するため、
電源電圧変動の影響を受けない抵抗の値とコンデンサの
容量値によって決まる時定数で検知周波数が決定される
ので、検知周波数が電源電圧変動の影響を受けることが
なくなる。また、トランジスタのオン抵抗値の影響を受
けないため、オン抵抗値のばらつきがあっても、検知周
波数の精度が低下することがなく、抵抗の値によって所
望の検知周波数を容易に設定することができる。
【００３９】また、請求項３に記載のように、トランジ
スタ、抵抗、コンデンサ及び比較手段を周波数検出が必
要なＣＰＵやＥＥＰＲＯＭ等の装置と同一の半導体基板
上に形成することにより、装置に対して周波数検出結果
を外部から入力する必要がないので、端子を減らすこと
ができ、外部から検出結果を入力するときに検出結果に
混在してしまう外部からの影響をなくすことができる。
また、端子の負荷容量をはじめとする実装上の各種負荷
の影響をなくすことができる。
スタ、抵抗、コンデンサ及び比較手段を周波数検出が必
要なＣＰＵやＥＥＰＲＯＭ等の装置と同一の半導体基板
上に形成することにより、装置に対して周波数検出結果
を外部から入力する必要がないので、端子を減らすこと
ができ、外部から検出結果を入力するときに検出結果に
混在してしまう外部からの影響をなくすことができる。
また、端子の負荷容量をはじめとする実装上の各種負荷
の影響をなくすことができる。
【図１】 本発明の第１の実施の形態を示す周波数検出
回路のブロック図である。
回路のブロック図である。
【図２】 図１の周波数検出回路の主要部分の電圧波形
図である。
図である。
【図３】 本発明の他の実施の形態を示す周波数検出回
路のブロック図である。
路のブロック図である。
【図４】 図３の周波数検出回路の主要部分の電圧波形
図である。
図である。
【図５】 図３の周波数検出回路の主要部分の電圧波形
図である。
図である。
【図６】 同一半導体基板上に形成された図１の周波数
検出回路の断面図である。
検出回路の断面図である。
【図７】 従来の周波数検出回路のブロック図である。
【図８】 図７の周波数検出回路の主要部分の電圧波形
図である。
図である。
【図９】 インバータゲートの回路図である。
２…トランジスタ、３…抵抗、４…コンデンサ、５…イ
ンバータゲート、７…トランジスタ、８…抵抗、９…コ
ンデンサ、１０…インバータゲート。
ンバータゲート、７…トランジスタ、８…抵抗、９…コ
ンデンサ、１０…インバータゲート。
Claims (3)
- 【請求項１】 ゲートに被測定信号が入力されソースに
第１の電位が与えられたトランジスタと、 一端がトランジスタのドレインに接続され他端に第２の
電位が与えられた抵抗と、 一端がトランジスタのドレインに接続され他端に第２の
電位が与えられたコンデンサと、 コンデンサの放電時におけるトランジスタのドレイン電
圧が所定のしきい値電圧を超えるかどうかを検出する比
較手段とを備えたことを特徴とする周波数検出回路。 - 【請求項２】 ゲートに被測定信号が入力されソースに
第１の電位が与えられた第１のトランジスタと、 一端が第１のトランジスタのドレインに接続され他端に
第２の電位が与えられた第１の抵抗と、 一端が第１のトランジスタのドレインに接続され他端に
第２の電位が与えられた第１のコンデンサと、 第１のコンデンサの放電時における第１のトランジスタ
のドレイン電圧が第１のしきい値電圧を超えるかどうか
を検出する第１の比較手段と、 ゲートに第１の比較手段の出力が入力されソースに第１
の電位が与えられた第２のトランジスタと、 一端が第２のトランジスタのドレインに接続され他端に
第２の電位が与えられた第２の抵抗と、 一端が第２のトランジスタのドレインに接続され他端に
第２の電位が与えられた第２のコンデンサと、 第２のコンデンサの放電時における第２のトランジスタ
のドレイン電圧が第２のしきい値電圧を超えるかどうか
を検出する第２の比較手段とを備え、 第１のコンデンサの放電時間を決定する時定数と第２の
コンデンサの放電時間を決定する時定数を異なるものに
設定したことを特徴とする周波数検出回路。 - 【請求項３】 請求項１又は２記載の周波数検出回路に
おいて、 前記トランジスタ、抵抗、コンデンサ及び比較手段は、
同一半導体基板上に形成されたものであることを特徴と
する周波数検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9099096A JPH10288635A (ja) | 1997-04-16 | 1997-04-16 | 周波数検出回路 |
| EP98106813A EP0872739A3 (en) | 1997-04-16 | 1998-04-15 | Frequency detection circuit |
| KR1019980013449A KR100278869B1 (ko) | 1997-04-16 | 1998-04-15 | 주파수검출회로 |
| US09/060,818 US6043749A (en) | 1997-04-16 | 1998-04-16 | Frequency detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9099096A JPH10288635A (ja) | 1997-04-16 | 1997-04-16 | 周波数検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10288635A true JPH10288635A (ja) | 1998-10-27 |
Family
ID=14238351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9099096A Pending JPH10288635A (ja) | 1997-04-16 | 1997-04-16 | 周波数検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6043749A (ja) |
| EP (1) | EP0872739A3 (ja) |
| JP (1) | JPH10288635A (ja) |
| KR (1) | KR100278869B1 (ja) |
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1998
- 1998-04-15 EP EP98106813A patent/EP0872739A3/en not_active Withdrawn
- 1998-04-15 KR KR1019980013449A patent/KR100278869B1/ko not_active IP Right Cessation
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| KR100278869B1 (ko) | 2001-01-15 |
| EP0872739A3 (en) | 1999-05-06 |
| US6043749A (en) | 2000-03-28 |
| KR19980081432A (ko) | 1998-11-25 |
| EP0872739A2 (en) | 1998-10-21 |
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