JPH0352326A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH0352326A JPH0352326A JP18660189A JP18660189A JPH0352326A JP H0352326 A JPH0352326 A JP H0352326A JP 18660189 A JP18660189 A JP 18660189A JP 18660189 A JP18660189 A JP 18660189A JP H0352326 A JPH0352326 A JP H0352326A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- reset
- power
- output
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、集積回路への電源投入時に、所定の期間だけ
内部回路にリセット信号を出力するパワーオンリセット
回路に関する。
内部回路にリセット信号を出力するパワーオンリセット
回路に関する。
［従来の技術コ
従来、この種のパワーオンリセット回路は、例えば第５
図に示すように、抵抗３１及び容量３２からなる積分回
路と、この積分回路の出力を入力とするインバータ３３
とによって構成されている。
図に示すように、抵抗３１及び容量３２からなる積分回
路と、この積分回路の出力を入力とするインバータ３３
とによって構成されている。
この回路では、電源投入と同時に容量３２に抵抗３１を
通して電荷が充電され、Ｐ点の電位が、第６図に示すよ
うに、次段のインバータ３３のスレッシロルド電圧にな
るまでリセット信号ＲＥＳがアクティブになり、内部回
路をリセットする動作を行なっていた。
通して電荷が充電され、Ｐ点の電位が、第６図に示すよ
うに、次段のインバータ３３のスレッシロルド電圧にな
るまでリセット信号ＲＥＳがアクティブになり、内部回
路をリセットする動作を行なっていた。
［発明が解決しようとする課題コ
しかしながら、上述した従来のパワーオンリセット回路
では、リセット信号ＲＥＳのパルス幅が容量及び抵抗の
時定数、並びにインバータのスレ，ショルド電圧により
決定されるため、電源電圧が１．０〜２．ＯＶという低
電圧で動作するＬＳＩに適用した場合、又は動作温度が
高くなり、スレッシｅルド電圧が低下したり、時定数が
変動した場合等、充分なパルス幅をとることができず、
確実なリセット動作を確保できないという問題点がある
。
では、リセット信号ＲＥＳのパルス幅が容量及び抵抗の
時定数、並びにインバータのスレ，ショルド電圧により
決定されるため、電源電圧が１．０〜２．ＯＶという低
電圧で動作するＬＳＩに適用した場合、又は動作温度が
高くなり、スレッシｅルド電圧が低下したり、時定数が
変動した場合等、充分なパルス幅をとることができず、
確実なリセット動作を確保できないという問題点がある
。
本発明はかかる問題点に鑑みてなされたものであって、
電源電圧及び温度等の影響を受けずに、確実に一定幅の
リセットパルスを生成し、出力することかできるパワー
オンリセット回路を提供することを目的とする。
電源電圧及び温度等の影響を受けずに、確実に一定幅の
リセットパルスを生成し、出力することかできるパワー
オンリセット回路を提供することを目的とする。
［課題を解決するための手段コ
本発明に係るパワーオンリセット回路は、電源投入後に
特定の初期値からカウントを開始するカウンタと、この
カウンタのカウント値を入力し上記カウント値が所定の
値に達したときにリセット信号をインアクティブにする
回路とを有することを特徴とする。
特定の初期値からカウントを開始するカウンタと、この
カウンタのカウント値を入力し上記カウント値が所定の
値に達したときにリセット信号をインアクティブにする
回路とを有することを特徴とする。
［作用］
本発明によれば、電源投入後にカウンタが所定の初期値
からカウントを開始し、そのカウント値が所定の値に達
するまで、リセット信号がアクティブになるので、リセ
ット信号のパルス幅はカウンタによって正確に設定され
、電源及び温度等に左右されることがない。従って、確
実なリセット動作を保証することができる。
からカウントを開始し、そのカウント値が所定の値に達
するまで、リセット信号がアクティブになるので、リセ
ット信号のパルス幅はカウンタによって正確に設定され
、電源及び温度等に左右されることがない。従って、確
実なリセット動作を保証することができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は、本発明の第１の実施例に係るパヮーオンリセ
ット回路のブロック図である。
ット回路のブロック図である。
第１図において、カウンタｌは、電源投入後、所定のク
ロック信号ＣＬＫをカウントするもので、そのカウント
値は２つのデコーダ２，３に供給されている。デコーダ
２は、カウンタ１の出力をデコードし、リセット信号が
アクティブになるタイミングを与える。また、デコーダ
３は、カウンタ１の出力をデコードし、リセット信号が
インアクティブになるタイミングを与える。デコーダ２
，３の各出力は、夫々フリップフロップ４のセット入力
端子Ｓ及びリセット入力端子Ｒに供給されている。フリ
ップフロップ４は、その出力端子Ｑからリセット信号Ｒ
ＥＳを出力する。また、デコーダ３の出力は、カウント
停止のための信号としてカウンタ１に与えられている。
ロック信号ＣＬＫをカウントするもので、そのカウント
値は２つのデコーダ２，３に供給されている。デコーダ
２は、カウンタ１の出力をデコードし、リセット信号が
アクティブになるタイミングを与える。また、デコーダ
３は、カウンタ１の出力をデコードし、リセット信号が
インアクティブになるタイミングを与える。デコーダ２
，３の各出力は、夫々フリップフロップ４のセット入力
端子Ｓ及びリセット入力端子Ｒに供給されている。フリ
ップフロップ４は、その出力端子Ｑからリセット信号Ｒ
ＥＳを出力する。また、デコーダ３の出力は、カウント
停止のための信号としてカウンタ１に与えられている。
カウンタ１は、例えば第２図で示すようなＴ型フリップ
フロップを縦続接続して構成することができる。
フロップを縦続接続して構成することができる。
即ち、クロック信号ＣＬＫは、ＡＮＤゲートｌ１，１２
の１つの入力端に入力されると共に、インバータ１０を
介して転送ゲー｝１８．１７のゲートに与えられている
。また、ＡＮＤゲート１１，１２の他の入力端には、下
位ビット側からのキャリー信号Ｃｌが入力されている。
の１つの入力端に入力されると共に、インバータ１０を
介して転送ゲー｝１８．１７のゲートに与えられている
。また、ＡＮＤゲート１１，１２の他の入力端には、下
位ビット側からのキャリー信号Ｃｌが入力されている。
ＡＮＤゲートｌ１，１２の出力は、夫々ＮＯＲゲート１
３．１４に入力され、ＮＯＲゲー｝１３．１４の出力は
、夫々ＮＯＲゲー｝１４．１３の他方の入力端に入力さ
れると共に、転送ゲー｝１８．１７及びインバータ１８
．１９を夫々介してＡＮＤゲート１２．１１の残りの入
力端に入力されている。
３．１４に入力され、ＮＯＲゲー｝１３．１４の出力は
、夫々ＮＯＲゲー｝１４．１３の他方の入力端に入力さ
れると共に、転送ゲー｝１８．１７及びインバータ１８
．１９を夫々介してＡＮＤゲート１２．１１の残りの入
力端に入力されている。
そして、ＮＯＲゲート１３の出力端は、カウンタ出力Ｃ
０として出力されると共に、上位ビ，ト側へのキャリー
信号として次段のＴ型フリップフロップに与えられてい
る。
０として出力されると共に、上位ビ，ト側へのキャリー
信号として次段のＴ型フリップフロップに与えられてい
る。
また、ＮＯＲゲート１３の出力端には、電源投入直後の
出力値を設定するための容量１５が接続されている。こ
の容量１５を図中破線部に置くか、実線部に置くかで出
力の初期値を任意に設定することができる。
出力値を設定するための容量１５が接続されている。こ
の容量１５を図中破線部に置くか、実線部に置くかで出
力の初期値を任意に設定することができる。
次に、このように構成された本実施例に係るパワーオン
リセット回路の動作について説明する。
リセット回路の動作について説明する。
電源投入がなされると、カウンタ１は容量１５によって
設定された値を初期値とし、その値よりカウントを開始
する。カウンタ１の出力がデコーダ２で設定された値に
なると、フリップフロップ４がセットされるので、リセ
ット信号ＲＥＳがアクティブになる。続いて、カウンタ
１の出力がデコーダ３で設定された値になると、フリッ
プフロ，プ４がリセットされるので、リセット信号ＲＥ
Ｓがインアクティブになる。これと同時にカウンタ１は
カウント値を停止する。
設定された値を初期値とし、その値よりカウントを開始
する。カウンタ１の出力がデコーダ２で設定された値に
なると、フリップフロップ４がセットされるので、リセ
ット信号ＲＥＳがアクティブになる。続いて、カウンタ
１の出力がデコーダ３で設定された値になると、フリッ
プフロ，プ４がリセットされるので、リセット信号ＲＥ
Ｓがインアクティブになる。これと同時にカウンタ１は
カウント値を停止する。
このように、本実施例の回路によれば、カウンタ１の出
力値が、デコーダ２で設定された値からデコーダ３で設
定された値をとるまでの間、リセット信号ＲＥＳをアク
ティブにすることができるので、パルス幅を外部環境に
よらず正確に設定することができる。
力値が、デコーダ２で設定された値からデコーダ３で設
定された値をとるまでの間、リセット信号ＲＥＳをアク
ティブにすることができるので、パルス幅を外部環境に
よらず正確に設定することができる。
第３図は本発明の第２の実施例に係るパワーオンリセッ
ト回路のブロック図である。
ト回路のブロック図である。
この実施例では、カウンタ１の出力値がＮＡＮＤゲート
２０に入力されている。ＮＡＮＤゲート２０の出力はリ
セット信号ＲＥＳとして図示しない他の回路に供給され
ている。
２０に入力されている。ＮＡＮＤゲート２０の出力はリ
セット信号ＲＥＳとして図示しない他の回路に供給され
ている。
この実施例によれば、カウンタ１のカウント値に１ビッ
トでも“Ｏ”がある期間、リセット信号ＲＥＳがアクテ
ィブになり、カウント値が全ビット“１”になった時点
でリセット信号ＲＥＳがインアクティブになり、カウン
タ１はカウントを停止する。
トでも“Ｏ”がある期間、リセット信号ＲＥＳがアクテ
ィブになり、カウント値が全ビット“１”になった時点
でリセット信号ＲＥＳがインアクティブになり、カウン
タ１はカウントを停止する。
また、第４図は本発明の第３の実施例に係るパワーオン
リセット回路のブロック図である。
リセット回路のブロック図である。
この実施例では、カウンタ１の出力値がＯＲゲート２１
に入力されている。ＯＲゲート２１の出力はリセット信
号ＲＥＳとして図示しない他の回路に供給されている。
に入力されている。ＯＲゲート２１の出力はリセット信
号ＲＥＳとして図示しない他の回路に供給されている。
この実施例によれば、カウンタ１のカウント値に１ビッ
トでも“１”がある期間、リセット信号ＲＥＳがアクテ
ィブになり、カウント値が全ビット“Ｏ”になった時点
でリセット信号ＲＥＳがインアクティブになり、カウン
タ１はカウントを停止する。
トでも“１”がある期間、リセット信号ＲＥＳがアクテ
ィブになり、カウント値が全ビット“Ｏ”になった時点
でリセット信号ＲＥＳがインアクティブになり、カウン
タ１はカウントを停止する。
これらいずれの実施例においても、安定したパルス幅の
リセット信号を得ることができる。
リセット信号を得ることができる。
［発明の効果コ
以上述べたように、本発明によれば、電源投入後のカウ
ンタのカウント値に従って、リセット信号をアクティブ
にするようにしているから、リセット信号のパルス幅を
電源電圧及び温度等に左右されることなく、常に一定に
することができ、確実なパワーオンリセットを行なうこ
とができるとという効果を奏する。
ンタのカウント値に従って、リセット信号をアクティブ
にするようにしているから、リセット信号のパルス幅を
電源電圧及び温度等に左右されることなく、常に一定に
することができ、確実なパワーオンリセットを行なうこ
とができるとという効果を奏する。
第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路のブロック図、第２図は第１図におけるカウンタ
の詳細ブロック図、第３図は本発明の第２の実施例に係
るパワーオンリセット回路のブロック図、第４図は本発
明の第３の実施例に係るパワーオンリセット回路のブロ
ック図、第５図は従来のパワーオンリセット回路の回路
図、第６図は第５図の回路の動作波形図である。 １：カウンタ、２，３；デコーダ、４；フリップフロッ
プ、１０，１８，１９，３３；インバータ、１１，１２
；ＡＮＤゲー｝、１３，１４；ＮＯＲゲート、１５，３
２；容量、１８．１７；転送ゲート、２０；ＮＡＮＤゲ
ート、２１；ＯＲゲート、３１；抵抗
ト回路のブロック図、第２図は第１図におけるカウンタ
の詳細ブロック図、第３図は本発明の第２の実施例に係
るパワーオンリセット回路のブロック図、第４図は本発
明の第３の実施例に係るパワーオンリセット回路のブロ
ック図、第５図は従来のパワーオンリセット回路の回路
図、第６図は第５図の回路の動作波形図である。 １：カウンタ、２，３；デコーダ、４；フリップフロッ
プ、１０，１８，１９，３３；インバータ、１１，１２
；ＡＮＤゲー｝、１３，１４；ＮＯＲゲート、１５，３
２；容量、１８．１７；転送ゲート、２０；ＮＡＮＤゲ
ート、２１；ＯＲゲート、３１；抵抗
Claims (1)
- （１）電源投入後に特定の初期値からカウントを開始す
るカウンタと、このカウンタのカウント値を入力し上記
カウント値が所定の値に達したときにリセット信号をイ
ンアクティブにする回路とを有することを特徴とするパ
ワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18660189A JPH0352326A (ja) | 1989-07-19 | 1989-07-19 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18660189A JPH0352326A (ja) | 1989-07-19 | 1989-07-19 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352326A true JPH0352326A (ja) | 1991-03-06 |
Family
ID=16191417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18660189A Pending JPH0352326A (ja) | 1989-07-19 | 1989-07-19 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270977A (en) * | 1990-09-10 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device capable of performing test mode operation and method of operating such memory device |
| KR100468680B1 (ko) * | 1997-08-22 | 2005-03-16 | 삼성전자주식회사 | 시스템리셋제어장치및방법 |
-
1989
- 1989-07-19 JP JP18660189A patent/JPH0352326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270977A (en) * | 1990-09-10 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device capable of performing test mode operation and method of operating such memory device |
| USRE36875E (en) * | 1990-09-10 | 2000-09-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of performing test mode operation and method of operating such semiconductor device |
| KR100468680B1 (ko) * | 1997-08-22 | 2005-03-16 | 삼성전자주식회사 | 시스템리셋제어장치및방법 |
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