JPH01126013A - デューティー・サイクル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、簡単な連続の単一パルス信号を半導体チップ
上で発生させ、所要のデューティー・サイクルをもった
信号に変換して送出する、デューティー・サイクル変換
回路に関するものである。

従来の技術 送出する信号の周波数とデューティー・サイクルに対す
る要求は、このパルス信号を受理する個の半導体チップ
又は、装置の事情によって生じるものである。

ここに、デューティー・サイクルというのは、パルス輻
Ｔ！と一周期期間Ｔとの比である。

まず、簡単な周波数変換回路の例を説明する。

第３図は、ブロック１が、例えばフリップ・フロップ等
を用いた分周回路１０による周波数変換回路である。イ
ンバータ１’３．１４及びインバータ１５．１６は単な
るバッファで二段構成であるから全体としては信号の極
性の変更はな（、信号の流れとしては、大きな意味はな
い。端子１１に他の半導体チップ或は装置から、ある周
波数のパルス信号が加えられ、分周回路１０をへて異っ
た周波数のパルス信号となって端子１２に出力される。

例えば、分周回路として、３分周回路を用い端子１１に
３０ＭＨｚのパルスが加わった場合は、１０ＭＨｚのパ
ルス信号が端子１２に出力されることになる。

以下、説明を具体的にするために、この例を用いて説明
する。第４図はこの場合の第３図の周波数変換回路の入
力と出力のパルス波形を示す。通常、分周回路としてフ
リップ７０ツブを用いると端子１２のパルス信号のデュ
ーティー・サイクルは任意の値をとることはできない。

今の例では１／３であり、一般に分周回路の構成によっ
てきまる特殊な値しかとることができない。波形１１０
は端子１１に加えられるパルス信号で、周期はｔｏで周
波数は１　／　ｔ　ｏである。

波形１２０は、端子１２における出力パルス信号で、周
期はＴで、周波数は１／Ｔである。今の例ではｔｏ＝３
３．３ｎｓｅｃ、Ｔ＝１００ｎｓｅｃ、である。

この出力パルスのデューティー・サイクルは、Ｔ＋’／
Ｔ＝Ｔ＋’／　（Ｔ＋’＋７２’）、Ｔ＝Ｔ＋＋Ｔ２・
・・・・・（１） であり、入力のデューティー・サイクルとは無関係であ
る。分周回路が３分周回路の場合、ｔｏ：Ｔ＝１：３で
ある。フリップフロップ構成の分周回路の場合ＴＩ’　
：　Ｔ２’＝　Ｌ　：　２又はＴ＋’　：　Ｔ２’＝２
　：　１に固定されてしまう。即ちデューティー・サイ
クルは、ＴＩ’／Ｔ＝１／３又は、２／３である。

ところで、第３図の回路の端子１２の出力を他の半導体
チップまたは、装置の入力に利用する場合ちがったパル
ス幅、即ちデューティー・サイクルのパルス出力が要求
される場合がある。このような要求を満たすためには、
第３図の回路にデューティー・サイクルを変換する機能
を加える必要があるが、これを実現するためには普通第
５図で示される回路で行われる。第５図において、ブロ
ック１は、前述の周波数変換回路であり、ブロック２が
デューティー・サイクル変換回路である。３はデューテ
ィー・サイクルを変更するために必要な遅延回路であり
、この遅延回路３の入力信号線４と出力信号線５とが、
ＮＡＮＤ回路６に結合されている。１７．１８は出力バ
ッファーのための二段インバータで信号の流れに対して
は、大きな意味をもたない。第５図の回路の動作を説明
するためのパ゛ルス・タイミング図を第６図に示す。図
から明らかなように そしてデューティー・サイクルＤは したがってｔｄをかえることによって、デューティー・
サイクルは自由に選ぶことができる。ここでは、インバ
ータ１３．１４，１５，１７．１８及びＮＡＮＤ回路６
等の遅延時間は無視している。これらの遅延時間は本質
的な説明に全く関係しない。

さて、第５図を具体的に実現するため、従来は、遅延回
路３として、第７図に示すような回路が、例外なく、使
用されている。このような構成は半導体チップでセル化
されていて、はとんど常識的に用いられているものであ
る。３１１，３１２゜３２１．３２２はインバータで、
３１３，３２３はコンデンサでインバータ３１１，３１
２とコンデンサ３１３、およびインバータ３２１．３２
２とコンデンサ３２３とが、各々、遅延回路のユニット
３１．３２を形成し、第７図の場合、この遅延回路の二
段構成である。端子４に加えられたパルス信号は、規定
された遅延時間ｔｄだけお（れた同一極性で、端子５に
出力されるもので、−般には、要求される遅延時間ｔｄ
によって多数段用いられる。すなわち、上記−段当りに
実現できる遅延時間が限られるので、大きい遅延時間が
必要な場合はより多い段数が必要になる。この−段遅延
回路３１或は３２の更に具体的な内部構成を第８図に示
す。

第８図において、３１４，３１５はＣＭＯＳインバータ
でこれは電荷蓄積用コンデンサ３１３への電荷の充放電
を司どる。即ち３１４は充電経路、３１５は放電経路を
形成する。又３１６．３１７もＣＭＯＳインバータであ
るが、これは、電荷蓄積用コンデンサ３１３の電圧によ
って端子５に、高レベル出力または、低レベル出力を与
えるレベル検出用インバータである。なお、端子３１８
゜３１９は、インバータに供給するための電源各端子で
ある。端子４に、パルス信号が入力され、端子５に、あ
る遅延時間ｔｏだけおくれだパルス信号が出力される。

このパルス信号の形成過程を第９図に概念図として示す
。これによると、例えば、遅延回路３として、第７図に
示すように２段用いるとｔｄ＝２ｔｏとなりデユーティ
−・サイクれることになる。

発明が解決しようとする問題点 ところで、遅延インバータとして第８図に示す回路を用
いることは、一つの定型として定着しているが、この回
路を用いた場合いくつかの問題が発生する。

次にこれらの点について説明する。

デューティー・サイクル変換回路の主たる性能すなわち
デューティー・サイクルＤの温度特性。

電圧特性等は（３）式でわかるようにｔｄによって、き
まってしまう。（Ｔ＋及びＴは外部から加えられる信号
とフリップフロップで論理的にきまってしまう固定値で
ある。）したがってデューティー・サイクルＤは遅延回
路３の性能できまってしまうのである。

さて、遅延回路３の具体例として第７図及び第８図に示
すような回路がほぼ定型化して用いられているが、この
型の遅延回路は、温度及び電源電圧の変動に対して遅延
時間が大幅に変化するという悪い性質をもっている。例
えば、第１０図に示すような特性を示す。これらの特性
は、応用される分野にもよるが、ごく普通の応用でも、
きわめて劣ったもので実用にならない。したがって多く
の応用では、困った問題で解決しなければならない問題
である。ところで、これらの特性が非常に劣っていると
いうのは、ただ単に回路設計の問題でな（、回路形式固
有の問題である。このことを次に説明する。

まず、ｔｏの式を示すと次のようになる。コンデンサ３
１３の両端の電圧Ｖｃの時間関数は次の式で示される。

ここで、簡単のためコンデンサの放電期間のみを考え、
その初期電圧をＶＯＯとしＭＯＳトランジスタ３１５が
飽和領域にあると仮定すると、定電流充電になりＩｏの
値は次の式になる。

これは、端子４の電位をＶＤＤボルトとした場合のトラ
ンジスタ３１５のドレイン電流である。ｋｏ′はｎチャ
ンネル・トランジスタのトランジスタ定数、（Ｗ／Ｌ）
３１５はトランジスタ３１５のアスペクト比、ｖＤＤは
端子３１８の電圧ＶＴｎはｎチャンネル・トランジスタ
のスレッシュホールド電圧である。

次に、コンデンサの両端の電圧のレベルを検出するレベ
ル検出用インバータ３１６，３１７のしきい値電圧をＶ
ＴＲとすると、遅延時間ｔｏは（４）式％式％ となる。ここにＶＴＲは次の式で与えられる。

ここで、ＶＴｎ＋　ＶＴｐはそれぞれｎチャンネル。

ｐチャンネルＭＯ８トランジスタのしきい電圧、ｋｎ、
ｋｐはそれぞれｎチャンネル、ｐチャンネルのサイズを
含んだトランジスタ定数である。

例えば、前述の第１０図の特性は（ｂ）式を用いて、次
の条件での特性である。

ＶＤＤ＝５Ｖ（標準状態）　　Ｃ＝１．２ｐＦＶＴｎ＝
　０．７　Ｖ　　　　ＶＴＰ＝　−０，７Ｖｋｎ’　＝
　１５　ｕＡ／　Ｖ”　　ｋｐ’　＝　　７　　ｕＡ／
　ｖ２ｋｎ　＝　３５　ｕＡ／　Ｖ”　　ｋｐ　＝　５
８　ｉｔＡ／　’Ｖ２（Ｗ／Ｌ）３１５＝　（１４／３
） （ｋｏ’はＴ＝３００″Ｋにおけるに′の値）以上が遅
延時間ｔｏの特性が劣っている説明であるが、その根本
原因は（ｂ）式において、Ｉｏが（５）式のように、ｖ
ＤＤに対して２乗の関数であり、Ｖ　Ｔ　Ｒが（′７）
式のようにｖＤＤに対して１乗の関数であること、及び
ＭＯＳトランジスタの定数ｋｎ’＋ｋｐ’。

Ｖ　Ｔｎ　＋　Ｖ　丁ｐが本質的に温度特性をもってい
ることに起因するもので、設計によってさけることので
きない問題なのである。

問題点を解決するための手段 本発明は、上記問題点を解決するために、ＶＤＤに対し
て抵抗とカレント・ミラーからなる１乗特性すなわちｖ
ＤＤの一次関数になる充放電回路を用いたものである。

作用 本発明は、上記した手段により、電源電圧ＶＤＤに対し
て一次関数になる電流を流す回路、すなわち抵抗とカレ
ント・ミラーからなる電流源でコンデンサを充電し、か
つ、レベル検出回路もＶＤＤに対して一次関数になるよ
うにし遅延時間の電圧特性を自由に設計できることを可
能にし、温度特性に対しても用いる抵抗の温度特性で大
部分決定される。

実施例 第１図は、本発明にかかるデューティー・サイクル変換
回路の一実施例を示す回路図である。第１図において（
ａ）は本発明にかかるデューティー・サイクル変換回路
でその中の遅延回路３３を（ｂ）に示す。トランジスタ
３３１，３３２は、カレント・ミラー回路を形成し、ト
ランジスタ３３１と３３２のそれぞれのドレイン電流は
、両者のソース・ゲート電圧が同電位であるのでトラン
ジスタが同じサイズで、同じ特性をもっているとすると
、お互に等しい。素子３３０は、トランジスタ３３１の
ドレイン電流をきめるための抵抗で拡散抵抗または、多
結晶シリコン抵抗である。トランジスタ３３３はコンデ
ンサ３３４内の電荷をアース３３８に放電させる経路を
形成する。コンデンサ３３４は、遅延時間を形成するた
めの電荷を、トランジスタ３３２を通して充電したり、
トランジスタ３３３を通して放電したりする。トランジ
スタ３３５と３３６は、ＣＭＯＳインバータでコンデン
サ３３４の両端の電圧レベルを検出するためのものであ
る。遅延したパルス信号は、端子５に出力される。

第２図にその動作を示すタイミング図を示す。

次に第２図を用いて第１図（ｂ）の回路の動作を説明す
る。Ｔ１の期間すなわち端子４にハイレベルの電圧（例
えば５Ｖ）が加わると、トランジスタ３３３が導通しコ
ンデンサ３３４の電荷を放電するがトランジスタ３３２
を流れる電流を１．トランジスタ３３３を流れる電流を
Ｉｂとすると、コンデンサから放電する放電電流Ｉｂは
次のようになる。

Ｉｄ＝　Ｉｂ−■ａ 例えば、ｒｂをＴ２の２倍即ちＩｂ＝２Ｉ−になるよう
に設計するとＩｄ＝Ｉａとなる。

次に、期間Ｔ２’では端子４にローレベルの電圧（例え
ばＯＶ）が加わり、トランジスタ３３３は遮断するので
ｒ　ｂ　−０となり、Ｉｄ＝−Ｌとなり、これはＴ３の
大きさでコンデンサを充電することになる。もしＴ１期
間に゛おいてコンデンサの電荷が充分、放電しつくされ
ていたとすると第２図の波形１０２のＡ−Ｂの線にそっ
てコンデンサの両端の電圧は直線的に上昇してい（。こ
の電圧の時この電圧がトランジスタ３３５，３３６から
なる電圧レベル検出回路の閾電圧ＶｔＯに達するまでは
、トランジスタ３３６は遮断、トランジスタ３３５は導
通ずるので、端子５の電圧はハイレベルになる。（第２
図の波形１０３）そして、コンデンサの両端の電圧がＶ
Ｔ）Ｉに達すると３３６が導通。

３３５が遮断するので出力はローレベルになる。

この間の遅延時間ｔｏは次のようになる。

ところで、以上の説明はコンデンサの両端の電圧が第２
図の波形１０２のＡ−８間の電圧が直線的に変化するこ
とを前提にしている。コンデンサ３３４の充電期間を考
えると充電流Ｉａは、次の式で表わされる。（Ｉｂ−〇
） ここに、ｖＤＤは端子３３７に加えられる電源電圧、Ｖ
ＤＳ３３１はトランジスタ３３１のソース・ドレイン間
の電圧、Ｒ３３０は抵抗３３０の抵抗値である。

そして、トランジスタ３３１と３３２は完全なカレント
・ミラーを形成することを前提し、それぞれのドレイン
電流は等しいとしている。

第００式において、ＶＤＳ３３＋がＶＤＤに（らべて充
分小さくなるように、トランジスタサイズ及びＴ３の電
流値を選ぶとＴ３はほぼ次の式で一定電流になり、した
がって、コンデンサの両端の電圧は直線的に上昇する。

一方、電圧レベル検出用インバータ３３５．３３６の閾
電圧ＶＴＲはＣ７）式で表現されるから、遅延時間ｔｏ
は （１２）式から電源電圧特性ｄ　ｔｏ／ｃｔ　ＶＤＤ、
温度特性・・・・・・（１３） まず、電源電圧特性であるが（１３）式かられかるよう
に例えば となるようにトランジスタ定数（実際には、ゲート長と
ゲート幅をきめることになる。）を選ぶとか可能である
。

ここで、（１５）式を満足させる可能性をみると、ＶＴ
ｎは正の値であり、ＶＴｐは負の値であり、ｋｐｌｋｎ
はトランジスタ・サイズを含んでいるので実現可能であ
る。（１５）式を満足しなくても適当な値に設計するこ
とによってｄ　ｔ　ｏ／　ｄ　Ｖｏｏを適宜設計できる
。

次に、温度特性であるが、（１４）式は説明を簡単にす
るためＶｏｏ、　　ｍ、　（は温度特性をもたないもの
と仮定しであるが、これらの仮定は実際にも近似的に正
しい。ｋｐ、ｋｎそのものは温度特性をもつが、その比
は互に相殺しているので温２０００ｐｐｍの正の温度係
数をもっているので互に相殺する可能性があり、相当率
さい値にすることができる。

このように、以上のべたような動作原理で、特性の改良
された遅延回路を用いた第１図（ａ）のデューティー・
サイクル変換回路の動作については従来例と基本的に同
じであり、第２図の波形１０３と１０４をみることによ
り容易に理解できる。ただし第１図（ａ）の場合遅延回
路で、コンデンサの充電期間を利用しているので第１図
（ａ）の信号線１２の入力信号すなわち第２図の波形１
０１が従来例の波形（第９図の波形４０）とちがって反
転しているので、従来例第５図のインバータ１５．１８
は削除でき単純化されている。

本発明にかかるデューティー・サイクル変換回路の中の
遅延回路３３の他の実施例を（Ｃ）に示す。

基本的な構成、及び動作は、（ｂ）と同様であるが、抵
抗とアース間にトランジスタ３３１９を挿入していると
ころが、（ｂ）と異なっている。（ｂ）では抵抗３３０
を介して、常時Ｉ、の電流が流れているが、（Ｃ）では
、端子３３２０にコンデンサ３３１４を充電する期間の
みトランジスタ３３１９を導通させる信号を印加するこ
とにより、静止電源電流の大幅な削減を図ることが可能
である。

発明の効果 上記のように本発明の構成によって、従来の回路で問題
である電圧特性、温度特性が、本発明の回路を適切に設
計することにより、大幅に改善可能になり、設計が容易
で、かつ定電流充電方式を用いることによって、遅延回
路−段当たりの遅延時間が太き（とれるので、デューテ
ィー・サイクル変換回路としても、より安価な構成で、
大きなデューティー・サイクルの変換が可能になる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　（ｃ）は本発明のデュ
ーティー・サイクル変換回路の実施例の各要部を示すブ
ロック図および回路図、第２図は第１図の動作を示すタ
イミング図、第３図は周波数変換回路の回路図、第４図
は第３図の動作を示すタイミング図、第５図は従来のデ
ューティー・サイクル変換回路を示す回路図、第６図は
第５図の動作を示すタイミング図、第７図は第５図にお
ける遅延回路を示す回路図、第８図は第７図の更に具体
的内部構成を示す回路図、第９図は第８図の動作を示す
タイミング図、第１０図は従来例の遅延回路の特性曲線
図である。 １・・・・・・周波数変換回路ブロック、２・・・・・
・デューティー・サイクル変換回路、３，３３・・・・
・・遅延回路ブロック。 代理人の氏名　弁理士　中尾敏男　ほか１名８　　　　
′ 第１図 第　２１！！！Ｉ 第３図 第４図 第６図 第８図 第９図

Claims (1)

【特許請求の範囲】
1. 抵抗、容量、カレント・ミラー回路からなる遅延回路を
   用いて、構成されたデューティー・サイクル変換回路。