CN103066962A - 延时电路 - Google Patents

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Abstract

一种延时电路，包括：第一开关单元，包括栅极连接至信号输入端的第一PMOS管和第一NMOS管；电流镜单元，包括参考电流源、第二PMOS管和第三PMOS管；充电电容，所述充电电容的一端连接所述第一NMOS管的漏极，另一端接入所述第二电压；第二开关单元，包括第三NMOS管、栅极均连接至所述第一NMOS管的漏极的第四PMOS管和第二NMOS管；缓冲器，所述缓冲器的输入端连接所述第三NMOS管的漏极，输出端作为所述延时电路的信号输出端。本发明的延时电路能够减小功率损耗、产生高精度的延时。

Description

延时电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种延时电路。
背景技术
延时电路在集成电路中的应用非常广泛，精确的延时电路能够改善集成电路的性能。特别是在存储器应用中，对存储单元进行读写等操作时，都需要延时电路实现时序控制。
图1为现有技术中常用的一种延时电路原理图。如图1所示，现有的延时电路包括：PMOS管P11、NMOS管N11、电阻R、电容C、第一缓冲器A1和第二缓冲器A2。PMOS管P11的栅极与NMOS管N11的栅极短接并连接至信号输入端In，源极接入电源电压Vdd。电阻R的一端连接PMOS管P11的漏极，另一端连接NMOS管N11的漏极连接。NMOS管N11的源极接地。电容C的一端连接NMOS管N11的漏极，另一端接地。第一缓冲器A1的输入端连接NMOS管N11的漏极，输出端连接第二缓冲器A2的输入端，第二缓冲器A2的输出端即为信号输出端Out。
当图1所示的信号输入端In输入的电压信号由高电平变为低电平时，PMOS管P11导通，NMOS管N11断开，电流经PMOS管P11和电阻R给电容C充电，再通过第一缓冲器A1和第二缓冲器A2的延时累加产生所需延时；同理，当信号输入端In输入的电压信号由低电平变为高电平时，PMOS管P11断开，NMOS管N11导通，电容C中的电荷经NMOS管N11流向大地，进行放电。
然而，图1所示的信号输入端In输入的电压信号在进行高低电平的转换时，PMOS管P11和NMOS管N11在一个短暂的时段内会同时导通，由此会产生瞬态导通电流，即经PMOS管P11、电阻R和NMOS管N11流向大地的电流，该电流远大于给电容C充电的充电电流，在延时电路中产生较多的功率损耗。另一方面，为提高电路的集成度，电阻R的取值一般设计得较小，因此，当电源电压Vdd升高时，经过PMOS管P11和电阻R给电容C充电的充电电流就会大幅度增加，造成功率损耗。
更多关于延时电路的技术方案可以参考申请号为201010027322.7、发明名称为延时电路的中国专利申请文件。
发明内容
本发明解决的问题是提供一种低功耗、高精度的延时电路。
为解决上述问题，本发明提供了一种延时电路，包括：第一开关单元，包括栅极连接至信号输入端的第一PMOS管和第一NMOS管，所述第一PMOS管的源极接入第一电压，所述第一NMOS管的源极接入第二电压，所述第一电压高于所述第二电压；电流镜单元，包括参考电流源、第二PMOS管和第三PMOS管，所述第二PMOS管的漏极与栅极相连并连接至所述第三PMOS管的栅极、源极接入所述第一电压，所述参考电流源的一端连接所述第二PMOS管的漏极、另一端接入所述第二电压，所述第三PMOS管的漏极连接所述第一PMOS管的漏极、源极连接所述第一NMOS管的漏极；充电电容，所述充电电容的一端连接所述第一NMOS管的漏极，另一端接入所述第二电压；第二开关单元，包括第三NMOS管、栅极均连接至所述第一NMOS管的漏极的第四PMOS管和第二NMOS管，所述第四PMOS管的源极接入所述第一电压、漏极与所述第三NMOS管的漏极相连，所述第二NMOS管的源极接入所述第二电压、漏极与所述第三NMOS管的源极相连，所述第三NMOS管的栅极接入所述第一电压；缓冲器，所述缓冲器的输入端连接所述第三NMOS管的漏极，输出端作为所述延时电路的信号输出端。
可选的，所述参考电流源为带隙基准源。
可选的，所述参考电流源提供的参考电流根据所述第一开关单元输出电压信号的上升时间确定。
可选的，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值根据所述参考电流源提供的参考电流和所需电流比例确定。
可选的，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值小于10。
可选的，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值为1。
可选的，所述第一电压为电源电压，所述第二电压为地线电压。
与现有技术相比，本发明技术方案提供的延时电路具有以下有益效果：
1、对电容充电的充电电流是通过电流镜单元对参考电流镜像产生，是一个固定电流，在延时电路工作时不受电源电压的影响，即当电源电压升高时，充电电流也不会增大。并且，电流镜单元中输出充电电流的晶体管的等效电阻很大，由于第一开关单元中PMOS管和NMOS管同时导通所产生的瞬态导通电流就不会超过充电电流，有效地降低了延时电路的功率损耗。
2、在第二开关单元中设置有受电源电压控制的第三NMOS管，当电源电压升高引起第一开关单元输出电压信号的上升时间增加时，第三NMOS管在电源电压的控制下导通能力增强，等效电阻减小，因而第二开关单元的放电能力加强，即第二开关单元输出电压信号的下降时间减小，因此，能够保证延时电路产生高精度延时。
附图说明
图1是现有的一种延时电路原理图；
图2是本发明实施例的延时电路原理图；
图3是本发明实施例的延时电路产生的信号时序图。
具体实施方式
正如背景技术中所描述的，现有的延时电路通过电阻对电容充放电产生延时，为提高电路的集成度，电阻的取值一般设计得较小，因此，当电源电压升高时，通过电阻的充电电流就会大幅度增加，造成功率损耗。另一方面，信号输入端输入的电压信号在进行高低电平的转换时，进行开关的PMOS管和NMOS管在一个短暂的时段内会同时导通，产生远大于充电电流的瞬态导通电流，也会造成功率损耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
本发明实施方式的延时电路包括：第一开关单元，包括栅极连接至信号输入端的第一PMOS管和第一NMOS管，所述第一PMOS管的源极接入第一电压，所述第一NMOS管的源极接入第二电压，所述第一电压高于所述第二电压；
电流镜单元，包括参考电流源、第二PMOS管和第三PMOS管，所述第二PMOS管的漏极与栅极相连并连接至所述第三PMOS管的栅极、源极接入所述第一电压，所述参考电流源的一端连接所述第二PMOS管的漏极、另一端接入所述第二电压，所述第三PMOS管的漏极连接所述第一PMOS管的漏极、源极连接所述第一NMOS管的漏极；
充电电容，所述充电电容的一端连接所述第一NMOS管的漏极，另一端接入所述第二电压；
第二开关单元，包括第三NMOS管、栅极均连接至所述第一NMOS管的漏极的第四PMOS管和第二NMOS管，所述第四PMOS管的源极接入所述第一电压、漏极与所述第三NMOS管的漏极相连，所述第二NMOS管的源极接入所述第二电压、漏极与所述第三NMOS管的源极相连，所述第三NMOS管的栅极接入所述第一电压；
缓冲器，所述缓冲器的输入端连接所述第三NMOS管的漏极，输出端作为所述延时电路的信号输出端。
下面结合附图和实施例对本发明的具体实施方式做详细的说明。图2是本发明实施例的延时电路原理图。参考图2，所述延时电路包括：第一开关单元，包括第一PMOS管P21和第一NMOS管N21，所述第一PMOS管P21和第一NMOS管N21的栅极均和延时电路的信号输入端In连接，所述第一PMOS管P21的源极接入第一电压，所述第一NMOS管N21的源极接入第二电压，所述第一电压高于所述第二电压。在本实施例中，所述第一电压为电源电压Vdd，所述第二电压为地线电压。
电流镜单元，包括参考电流源I、第二PMOS管P22和第三PMOS管P23，所述第二PMOS管P22的漏极与栅极相连并连接至所述第三PMOS管P23的栅极、源极接入电源电压Vdd，所述参考电流源I的一端连接所述第二PMOS管P22的漏极、另一端接入地线电压，所述第三PMOS管P23的漏极连接所述第一PMOS管P21的漏极、源极连接所述第一NMOS管N21的漏极。
需要说明的是，所述参考电流源I可以为受电源电压和工艺影响很小的带隙基准源，所述参考电流源I提供的参考电流根据所述第一开关单元输出电压信号的上升时间确定，所述第一开关单元输出电压信号的上升时间为所述充电电容C上的电压由0V充电到所述第二开关单元的下降翻转电压的时间。具体地，假定所述第一开关单元输出电压信号的上升时间为T，所述第二开关单元的下降翻转电压为U，充电电容C的容值为c，所述第三PMOS管P23的宽长比与所述第二PMOS管P22的宽长比的比值为n，所述参考电流源I提供的参考电流为IREF，则根据电容充放电时间的确定方法有关系n*IREF*T=c*U，可以确定所述参考电流IREF。所述第三PMOS管P23的宽长比与所述第二PMOS管P22的宽长比的比值可根据所述参考电流IREF和所需电流比例确定，所需电流比例即为所述第三PMOS管输出的镜像电流与所述参考电流IREF的比例，所述镜像电流与所述参考电流IREF的比例等于所述第三PMOS管P23的宽长比与所述第二PMOS管P22的宽长比的比例。所述宽长比的比值控制在10以内，在本实施例中，所述第三PMOS管P23的宽长比与所述第二PMOS管P22的宽长比的比值为1。
所述充电电容C的一端连接所述第一NMOS管N21的漏极，另一端接入地线电压。
第二开关单元，包括第三NMOS管N23、第四PMOS管P24和第二NMOS管N22。所述第四PMOS管P24的栅极和所述第一NMOS管N21的漏极连接，源极输入电源电压Vdd，漏极与所述第三NMOS管N23的漏极连接。所述第二NMOS管N22的栅极和所述第一NMOS管N21的漏极连接，漏极和所述第三NMOS管N23的源极连接，源极接入地线电压。所述第三NMOS管N23的栅极接入电源电压Vdd。
缓冲器A，所述缓冲器A的输入端连接所述第三NMOS管N23的漏极，输出端作为延时电路的信号输出端Out。在本实施例中，所述缓冲器A为反相放大器。
图3是本发明实施例的延时电路产生的信号时序图。Vin表示延时电路信号输入端In输入的电压信号，即延时电路输入电压信号，Va表示所述第一开关单元输出端a输出的电压信号，即所述第一开关单元输出电压信号，Vb表示所述第二开关单元输出端b输出的电压信号，即所述第二开关单元输出电压信号，Vout表示延时电路信号输出端Out输出的电压信号，即延时电路输出电压信号。为更好地对本发明的实施例进行理解，下面结合附图对本发明技术方案延时电路的工作原理进行说明。
参考图2和图3，当所述延时电路输入电压信号Vin由高电平变为低电平时，所述第一PMOS管P21导通，所述第一NMOS管N21关断，所述参考电流源I提供的参考电流IREF经过电流镜单元镜像后对所述充电电容C进行充电，所述第一开关单元输出电压信号Va从0V开始上升。经过时间T后，所述第一开关单元输出电压信号Va上升至所述第二开关单元的下降翻转电压U，所述第四PMOS管P24关断，所述第二NMOS管N22导通，所述第二开关单元输出端b累积的电荷通过所述第二NMOS管N22和所述第三NMOS管N23流向大地，进行放电，所述第二开关单元输出电压信号Vb不断下降。经过时间T’后，所述第二开关单元输出电压信号Vb下降至所述缓冲器A的上升翻转电压，所述延时电路输出电压信号Vout由低电平变为高电平。在延时电路的上述工作过程中，时间T即为所述第一开关单元输出电压信号Va的上升时间，时间T’即为所述第二开关单元输出电压信号Vb的下降时间。
本发明技术方案提供的延时电路，提供充电电流的所述第三PMOS管P23的等效电阻很大，所述信号输入端In输入的电压信号Vin在进行高低电平的转换时，所述第一PMOS管P11和所述第一NMOS管N11同时导通产生的导通电流可以控制在充电电流以内；当电源电压Vdd升高时，充电电流不会发生改变，因此，延时电路的功耗有效地得到减小。另一方面，电源电压Vdd升高时，所述第四PMOS管P24的导通能力增强，使所述第二开关单元的下降翻转电压U增大，即所述第二开关单元输出电压信号Va的上升时间T增加。由于所述第三NMOS管N23受电源电压Vdd的控制，当电源电压Vdd升高时，所述第三NMOS管N23的导通能力相应增强、等效电阻减小，所述第二开关单元的放电能力增强，所述第二开关单元输出电压信号Vb的下降时间T’减少。因此，在电源电压Vdd升高时，也能够保证延时电路产生高精度延时。
综上所述，本发明技术方案提供的延时电路，有效地降低了延时电路的功率损耗，另一方面，在电源电压升高时，也能保证产生高精度的延时。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (7)

1.一种延时电路，其特征在于，包括：
第一开关单元，包括栅极连接至信号输入端的第一PMOS管和第一NMOS管，所述第一PMOS管的源极接入第一电压，所述第一NMOS管的源极接入第二电压，所述第一电压高于所述第二电压；
电流镜单元，包括参考电流源、第二PMOS管和第三PMOS管，所述第二PMOS管的漏极与栅极相连并连接至所述第三PMOS管的栅极、源极接入所述第一电压，所述参考电流源的一端连接所述第二PMOS管的漏极、另一端接入所述第二电压，所述第三PMOS管的漏极连接所述第一PMOS管的漏极、源极连接所述第一NMOS管的漏极；
充电电容，所述充电电容的一端连接所述第一NMOS管的漏极，另一端接入所述第二电压；
第二开关单元，包括第三NMOS管、栅极均连接至所述第一NMOS管的漏极的第四PMOS管和第二NMOS管，所述第四PMOS管的源极接入所述第一电压、漏极与所述第三NMOS管的漏极相连，所述第二NMOS管的源极接入所述第二电压、漏极与所述第三NMOS管的源极相连，所述第三NMOS管的栅极接入所述第一电压；
缓冲器，所述缓冲器的输入端连接所述第三NMOS管的漏极，输出端作为所述延时电路的信号输出端。
2.根据权利要求1所述的延时电路，其特征在于，所述参考电流源为带隙基准源。
3.根据权利要求1所述的延时电路，其特征在于，所述参考电流源提供的参考电流根据所述第一开关单元输出电压信号的上升时间确定。
4.根据权利要求1所述的延时电路，其特征在于，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值根据所述参考电流源提供的参考电流和所需电流比例确定。
5.根据权利要求4所述的延时电路，其特征在于，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值小于10。
6.根据权利要求5所述的延时电路，其特征在于，所述第三PMOS管的宽长比与所述第二PMOS管的宽长比的比值为1。
7.根据权利要求1所述的延时电路，其特征在于，所述第一电压为电源电压，所述第二电压为地线电压。
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C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140408

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140408

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant