CN112054788A - 延迟电路以及具备延迟电路的电子系统 - Google Patents

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Abstract

本发明公开了一种延迟电路以及具备延迟电路的电子系统，延迟电路可包含输入端子、输出端子、偏置电流产生器以及延迟产生器。偏置电流产生器耦接在第一参考电压与第二参考电压之间，且用来产生偏置电流。延迟产生器耦接在第一参考电压与第二参考电压之间，且用来依据偏置电流产生延迟信号相对于输入信号的延迟。偏置电流产生器包含电流镜、电流模块以及晶体管。延迟产生器包含第一电流镜子电路、第二电流镜子电路、晶体管、电容器、开关电路以及施密特反相器，其中输出端子耦接至施密特反相器以输出延迟信号。相较于传统的延迟电路，本发明的延迟电路具有更低功耗及在工艺、电压和温度上的更高精度。

Description

延迟电路以及具备延迟电路的电子系统
技术领域
本发明涉及电子电路，尤其涉及一种延迟电路以及具备所述延迟电路的电子系统。
背景技术
延迟电路是电子装置中的重要的基本电路。传统的延迟电路有许多缺点。例如，在传统的延迟电路中的某一输出级的缓慢的输入转换(slow input slew)可导致这个输出级的很大的功耗。又例如，传统的延迟电路的电路特性对工艺(process)、电压和温度(可简称为PVT)相当敏感，尤其，具有在PVT上的很大的延迟变化(delay variation)，这可造成电子装置的操作的不准确。因此，需要一种新颖的架构，以提升电子系统的整体效能。
发明内容
本发明的一目的在于公开一种延迟电路以及具备所述延迟电路的电子系统，以解决上述问题。
本发明的另一目的在于公开一延迟电路以及具备所述延迟电路的电子系统，以达到电子装置的优化(optimal)效能。
本发明的又一目的在于公开一种延迟电路以及具备所述延迟电路的电子系统，以达到更低功耗以及在工艺、电压和温度(PVT)上的更高精度的目标。
本发明的至少一实施例公开一种延迟电路。所述延迟电路可包含一输入端子、一输出端子、一偏置电流(bias current)产生器以及一延迟产生器。所述输入端子可用来将一输入信号输入至所述延迟电路，且所述输出端子可用来从所述延迟电路输出一延迟信号。所述偏置电流产生器可耦接在一第一参考电压与一第二参考电压之间，且用来产生偏置电流。所述延迟产生器可耦接在所述第一参考电压与所述第二参考电压之间，且用来依据所述偏置电流产生所述延迟信号相对于所述输入信号的延迟。所述偏置电流产生器可包含：一电流镜，所述电流镜包含属于第一类型的一第一类型晶体管1与一第一类型晶体管2、且耦接至所述第一参考电压；一电流模块，所述电流模块包含属于第二类型的一第二类型晶体管1与电阻器，其中所述第二类型晶体管1耦接在所述第一类型晶体管1与所述第二参考电压之间，所述电阻器耦接在一第一节点与所述第二参考电压之间、且通过所述第一节点耦接至所述第二类型晶体管1以产生恒定电流来控制所述电流镜，以及所述第一类型与所述第二类型分别代表不同类型的沟道的晶体管；以及属于所述第二类型的一第二类型晶体管2，耦接在所述第一类型晶体管2与所述第一节点之间。所述延迟产生器可包含：一第一电流镜子电路(sub-circuit)，所述第一电流镜子电路包含属于所述第一类型的一第一类型晶体管3、且耦接至所述第一参考电压与所述第一类型晶体管2以形成一第一电流镜；一第二电流镜子电路，所述第二电流镜子电路包含属于所述第一类型的一第一类型晶体管4、且耦接至所述第一参考电压与所述第一类型晶体管2以形成一第二电流镜；属于所述第二类型的一第二类型晶体管3，耦接在所述第一类型晶体管4与所述第二参考电压之间；电容器，耦接在一第二节点与所述第二参考电压之间、且通过所述第二节点耦接至所述第二类型晶体管3；一开关电路，耦接至所述输入端子，用来响应所述输入信号的转变通过所述第二节点控制所述电容器的充电，以通过所述第二类型晶体管3控制所述延迟；以及一施密特反相器，耦接至所述第一类型晶体管4与所述第二类型晶体管3之间的一节点，其中所述延迟电路的所述输出端子耦接至所述施密特反相器以输出所述延迟信号。
本发明的至少一实施例公开一种具备上述延迟电路的电子系统。所述电子系统可包含至少一延迟模块，其中所述至少一延迟模块中的每一延迟模块被实施成所述延迟电路。另外，所述电子系统可依据所述至少一延迟模块的输出来操作。
相较于传统的延迟电路，本发明的延迟电路具有更低功耗以及在工艺、电压和温度(PVT)上的更高精度，且能使电子装置达到优化效能。
附图说明
图1为依据本发明一实施例的一种延迟电路的示意图。
图2绘示依据本发明一实施例的在图1所示的延迟电路中的启动电路的实施细节。
图3绘示依据本发明一实施例的在图1所示的延迟电路中的电阻器的实施细节。
图4为依据本发明另一实施例的一种延迟电路的示意图。
图5绘示依据本发明一实施例的在图4所示的延迟电路中的启动电路的实施细节。
图6为依据本发明一实施例的一种电子系统的示意图。
图7绘示图6所示的电子系统的相关信号。
图8为依据本发明另一实施例的一种电子系统的示意图。
图9绘示图8所示的电子系统的相关信号。
其中，附图标记说明如下：
100、200 延迟电路
110、210 偏置电流产生器
110S、210S 启动电路
120、220 延迟产生器
PM1、PM2、PM3、PM4、 晶体管
PM5、PM6、PM7、
NM1、NM2、NM3、NM4、
NM5、NM6、NM7
INV1 反相器
INV2 施密特反相器
R、R1 电阻器
Rp、Rn 可变电阻器
C 电容器
IN 输入端子
OUT 输出端子
Node1、Node2、Node3、 节点
Node4、Node5、Node9
I0 电流
VDD 电源电压
GND 接地电压
En 启用信号
En_dly 延迟启用信号
Clk_raw、Clk_out 振荡信号
CLK 时钟端子
Q、Qb 振荡信号
RRS 重设信号
SRS 设定信号
具体实施方式
图1为依据本发明一实施例的一种延迟电路100的示意图。延迟电路100可包含一输入端子IN、一输出端子OUT、一偏置电流产生器110、一启动电路110S以及一延迟产生器120，其中输入端子IN可用来将一输入信号输入至延迟电路100，并且输出端子OUT可用来从延迟电路100输出一延迟信号。延迟电路100可依据一第一参考电压与一第二参考电压来操作，且可包含不同类型的沟道的晶体管，诸如分别属于第一类型与第二类型的晶体管。图1所示架构中采用了某些类型的金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor，可简称为““MOSFET””)，诸如P型(P-type)与N型(N-type)MOSFET，但本发明不限于此。偏置电流产生器110与延迟产生器120可耦接在所述第一参考电压与所述第二参考电压之间，其中偏置电流产生器110可产生偏置电流，且延迟产生器120可依据所述偏置电流产生所述延迟信号相对于所述输入信号的延迟。依据本实施例，所述第一参考电压与所述第二参考电压可分别代表电源电压VDD与接地电压GND，并且所述第一类型与所述第二类型可分别代表P型沟道的晶体管与N型沟道的晶体管，诸如P型MOSFET与N型MOSFET，但本发明不限于此。
如图1所示，偏置电流产生器110可包含：一电流镜，其可包含属于所述第一类型的一第一类型晶体管1与一第一类型晶体管2(例如属于P型的晶体管PM1与PM2)，且可分别通过所述第一类型晶体管1与所述第一类型晶体管2的各自的源极(source)端子耦接至所述第一参考电压诸如电源电压VDD；一电流模块，其可包含属于所述第二类型的一第二类型晶体管1(例如属于N型的晶体管NM1)与电阻器R，其中所述第二类型晶体管1可耦接在所述第一类型晶体管1(例如晶体管PM1)的一漏极(drain)端子与所述第二参考电压诸如接地电压GND之间，电阻器R可耦接在一节点Node1与所述第二参考电压诸如接地电压GND之间，且通过节点Node1耦接至所述第二类型晶体管1(例如晶体管NM1)的一漏极端子以产生恒定电流(例如电流I0)来控制所述电流镜，尤其，使所述恒定电流对应于所述第二类型晶体管1的栅极(gate)对源极电压Vgs；以及属于所述第二类型的一第二类型晶体管2(例如属于N型的晶体管NM2)，其可耦接在所述第一类型晶体管2(例如晶体管PM2)的一漏极端子与节点Node1之间。另外，所述第一类型晶体管2的一漏极(drain)端子与一栅极端子(诸如晶体管PM2的漏极端子与栅极端子)彼此耦接，使所述第一类型晶体管2被配置成二极管连接的(diode-connected)晶体管。所述第二类型晶体管2的一栅极端子(诸如晶体管NM2的栅极端子)耦接至所述第一类型晶体管1与所述第二类型晶体管1的各自的漏极端子(诸如晶体管PM1与NM1的各自的漏极端子)之间的一节点Node3。
延迟产生器120可耦接至偏置电流产生器110、输入端子IN以及输出端子OUT。如图1所示，延迟产生器120可包含：一第一电流镜子电路，其可包含属于所述第一类型的一第一类型晶体管3(例如属于P型的晶体管PM3)，且可通过所述第一类型晶体管3的一源极端子耦接至所述第一参考电压诸如电源电压VDD、且还通过所述第一类型晶体管3的一栅极端子耦接至所述第一类型晶体管2(例如晶体管PM2)的一栅极端子以形成一第一电流镜；一第二电流镜子电路，其可包含属于所述第一类型的一第一类型晶体管4(例如属于P型的晶体管PM4)，且可通过所述第一类型晶体管4的一源极端子耦接至所述第一参考电压诸如电源电压VDD、且还通过所述第一类型晶体管4的一栅极端子耦接至所述第一类型晶体管2(例如晶体管PM2)的所述栅极端子以形成一第二电流镜；属于所述第二类型的一第二类型晶体管3(例如属于N型的晶体管NM3)，其可耦接在所述第一类型晶体管4(例如晶体管PM4)的一漏极端子与所述第二参考电压诸如接地电压GND之间；电容器C，其可耦接在一节点Node2与所述第二参考电压诸如接地电压GND之间，且可通过节点Node2耦接至所述第二类型晶体管3(例如晶体管NM3)的一栅极端子；一开关电路，其可耦接至输入端子IN，且用来响应所述输入信号的转变通过节点Node2控制电容器C的充电，以通过所述第二类型晶体管3(例如晶体管NM3)控制所述延迟，其中这个开关电路可包含分别属于所述第一类型与所述第二类型的一第一类型晶体管5与一第二类型晶体管4(例如分别属于P型与N型的晶体管PM5与NM4)，且可通过所述第一类型晶体管5与所述第二类型晶体管4的各自的源极端子耦接在所述第一类型晶体管3(例如晶体管PM3)与所述第二参考电压诸如接地电压GND之间，尤其，这两个晶体管的各自的栅极端子在本实施例中可通过一反相器(inverter)INV1耦接至输入端子IN；以及一施密特(Schmitt)反相器INV2，其可耦接至所述第一类型晶体管4与所述第二类型晶体管3(例如晶体管PM4与NM3)之间的一节点Node4，尤其，耦接至这两个晶体管的各自的漏极端子，其中所述延迟电路的所述输出端子耦接至所述施密特反相器以输出所述延迟信号。
依据本实施例，所述第一类型晶体管1、2、3与4(例如晶体管PM1、PM2、PM3与PM4)的各自的特定参数，诸如其各自的信道宽度，可具有预定关系，例如，m:1:k:m(在图1中在晶体管PM1与PM2旁边标示“m:1”且在晶体管PM3与PM4旁边分别标示“:k”与“:m”，以便于理解)，并且通过这些晶体管的电流也可具有相同的关系，例如，m:1:k:m，其中符号“k”与“m”可分别代表大于0的实数。所述预定关系可在需要时调整。
响应所述第一类型晶体管3与2(例如晶体管PM3与PM2)的各自的特定参数的比值等于k而使通过所述第一类型晶体管3的电流是通过所述第一类型晶体管2的电流的k倍，延迟电路100可进行下列操作：偏置电流产生器110可控制所述延迟的延迟量DELAY等于电阻器R的电阻值R以及电容器C的电容值C(分别以相同符号的斜体字表示，以便于理解)的乘积(R*C)的1/k倍，例如，DELAY＝(R*C)/k；并且，当所述输入信号的所述转变发生时(例如所述输入信号从逻辑低状态诸如低电压电平转变为逻辑高状态诸如高电压电平)，偏置电流产生器110可控制节点Node2上的电压从所述第二参考电压在朝向所述第一参考电压的方向改变(例如从接地电压GND在朝向电源电压VDD的方向改变，就是拉高)，尤其，控制节点Node2上的所述电压的这个改变的改变率RATE等于通过所述第一类型晶体管2(例如晶体管PM2)的电流I0除以电容器C的电容值C的商(I0/C)的k倍，例如，RATE＝(I0*k)/C。以图1的电路架构为例，当所述输入信号是逻辑低状态诸如低电压电平时，节点Node2上的所述电压等于所述第二参考电压诸如接地电压GND，例如0V(Volt；伏)，使所述第二类型晶体管3(例如晶体管NM3)处于关闭状态。在这个情况下，节点Node4上的信号是逻辑高状态诸如高电压电平，且所述延迟信号是逻辑低状态诸如低电压电平。当所述输入信号的所述转变发生时(例如所述输入信号从逻辑低状态转变为逻辑高状态)，节点Node2上的所述电压可依据改变率RATE从所述第二参考电压在朝向所述第一参考电压的方向改变(尤其，在本实施例中可依据改变率RATE从接地电压GND拉高)，使通过所述第二类型晶体管3的电流增加。依据本实施例，所述第二类型晶体管3与1(例如晶体管NM3与NM1)的各自的特定参数，诸如其各自的信道宽度，较佳是彼此相等。在节点Node2上的所述电压达到节点Node1上的电压的瞬间，通过所述第二类型晶体管3(例如晶体管NM3)的所述电流的大小达到通过所述第一类型晶体管4(例如晶体管PM4)的电流的大小，以加速施密特反相器INV2的输出状态转变来减少施密特反相器INV2的功耗。节点Node1上的所述电压与所述第二参考电压之间的电压差可等于所述第二类型晶体管1(例如晶体管NM1)的栅极对源极电压Vgs，所以施密特反相器INV2的所述输出状态转变的阈值相当低，这有助于所述输出状态转变的快速响应，使延迟量DELAY被精确地控制。当节点Node2上的所述电压等于节点Node1上的所述电压诸如栅极对源极电压Vgs时，节点Node4上的信号立即被拉低，使施密特反相器INV2的输出状态立即转变，且所述延迟信号对应地变成逻辑高状态诸如高电压电平。
另外，偏置电流产生器110可控制改变率RATE和通过所述第一类型晶体管2(例如晶体管PM2)的电流I0成正比，以加速施密特反相器INV2的所述输出状态转变来减少所述施密特反相器的功耗；并且，在节点Node2上的所述电压在朝向所述第一参考电压的方向改变的期间，偏置电流产生器110可限制分别通过所述第一类型晶体管3以及所述第一类型晶体管4(例如晶体管PM3与PM4)的电流以减少所述第一类型晶体管3以及所述第一类型晶体管4的各自的功耗。
此外，由于电阻器R可包含至少一可变电阻器且电容器C可包含至少一可变电容器，通过微调上述至少一可变电阻器以及上述至少一可变电容器中的至少一个，延迟量DELAY是可配置的(configurable)，尤其，可编程的(programmable)。依据本实施例，微调上述至少一可变电阻器还可用来配置通过所述第一类型晶体管2(例如晶体管PM2)的电流I0以及分别通过所述第一类型晶体管3与4(例如晶体管PM3与PM4)的电流I1与I2，其中电流I1与I2可作为所述偏置电流的例子，但本发明不限于此。例如，I0＝Vgs/R，I1＝k*I0＝k*(Vgs/R)，且I2＝m*I0＝m*(Vgs/R)。
图2绘示依据本发明一实施例的在图1所示的延迟电路100中的启动电路110S的实施细节。启动电路110S可耦接至图1所示的偏置电流产生器110，且可用来启动偏置电流产生器110。为了便于理解，图1所示的偏置电流产生器110的电路架构被绘示在启动电路110S旁边，如图2右半部所示。依据本实施例，启动电路110S可包含：属于所述第一类型的一第一类型晶体管6(例如属于P型的晶体管PM6)以及另一电阻器诸如电阻器R1，耦接在所述第一参考电压诸如电源电压VDD与所述第二参考电压诸如接地电压GND之间；以及属于所述第一类型的一第一类型晶体管7(例如属于P型的晶体管PM7)，耦接在所述第一参考电压诸如电源电压VDD与节点Node3之间，其中所述第一类型晶体管7的一栅极端子(诸如晶体管PM7的栅极端子)耦接至所述第一类型晶体管6以及所述另一电阻器(例如晶体管PM6以及电阻器R1)之间的一节点Node9。另外，所述第一类型晶体管6的一栅极端子(诸如晶体管PM6的栅极端子)耦接至所述第一类型晶体管1与所述第一类型晶体管2的各自的栅极端子(诸如晶体管PM1与PM2的各自的栅极端子)之间的一节点Node5。
以图2的电路架构为例，在启动电路110S启动偏置电流产生器110以前，I0＝0，节点Node3上的电压等于所述第二参考电压诸如接地电压GND，例如0V，且节点Node9上的电压等于所述第二参考电压诸如接地电压GND，这可造成所述第一类型晶体管7(例如晶体管PM7)被打开以对节点Node3充电，且因此打开所述第二类型晶体管2(例如晶体管NM2)，所以电流I0被产生。由于所述第一类型晶体管6与2(例如晶体管PM6与PM2)可形成另一电流镜，通过所述第一类型晶体管6的镜像电流(其等于电流I0)可对节点Node9充电至高电压电平，这可造成所述第一类型晶体管7(例如晶体管PM7)被关闭。于是，启动电路110S完成启动偏置电流产生器110。
图3绘示依据本发明一实施例的在图1所示的延迟电路中的电阻器R的实施细节。电阻器R可包含至少一可变电阻器，其可包含分别具有正温度系数与负温度系数的可变电阻器Rp与Rn，其中可变电阻器Rp与Rn可针对温度彼此补偿，使电阻器R的电阻值R(就是可变电阻器Rp与Rn的总电阻值)保持恒定且对温度不敏感。
图4为依据本发明另一实施例的一种延迟电路200的示意图。延迟电路200可包含输入端子IN、输出端子OUT、一偏置电流产生器210、一启动电路210S以及一延迟产生器220，其中延迟电路200的电路架构可视为延迟电路100的相对(counterpart)电路架构，诸如对应于相反极性的电路架构。为了便于理解，在本实施例中针对图4所示晶体管采用类似于图1所示晶体管的符号来说明，但本发明不限于此。延迟电路200可依据所述第一参考电压与所述第二参考电压来操作，且可包含不同类型的沟道的晶体管，诸如分别属于第一类型与第二类型的晶体管。偏置电流产生器210与延迟产生器220可耦接在所述第一参考电压与所述第二参考电压之间，其中偏置电流产生器210可产生所述偏置电流，且延迟产生器220可依据所述偏置电流产生所述延迟。依据本实施例，所述第一参考电压与所述第二参考电压可分别代表接地电压GND与电源电压VDD，并且所述第一类型与所述第二类型可分别代表N型沟道的晶体管与P型沟道的晶体管，诸如N型MOSFET与P型MOSFET，但本发明不限于此。相较于图1所示实施例中的说明(例如分别属于所述第一类型与所述第二类型的第一类型晶体管1、2、3、4与5以及第二类型晶体管1、2、3与4可分别描述为属于P型的晶体管PM1、PM2、PM3、PM4与PM5以及属于N型的晶体管NM1、NM2、NM3与NM4)，在本实施例中分别属于所述第一类型与所述第二类型的第一类型晶体管1、2、3、4与5以及第二类型晶体管1、2、3与4可分别描述为属于N型的晶体管NM1、NM2、NM3、NM4与NM5以及属于P型的晶体管PM1、PM2、PM3与PM4。
依据本实施例，所述第一类型晶体管1、2、3与4(例如晶体管NM1、NM2、NM3与NM4)的各自的特定参数，诸如其各自的信道宽度，可具有所述预定关系，例如，m:1:k:m(在图4中在晶体管NM1与NM2旁边标示“m:1”且在晶体管NM3与NM4旁边分别标示“:k”与“:m”，以便于理解)，并且通过这些晶体管的电流也可具有相同的关系，例如，m:1:k:m。由于延迟电路200的电路架构可视为延迟电路100的上述相对电路架构，为了简明起见，本实施例与前述实施例相仿的内容在此不重复赘述。
图5绘示依据本发明一实施例的在图4所示的延迟电路200中的启动电路210S的实施细节。相仿地，在本实施例中针对图5所示晶体管采用类似于图2所示晶体管的符号来说明，但本发明不限于此。相较于图2所示实施例中的说明(例如分别属于所述第一类型与所述第二类型的第一类型晶体管1、2、...、6与7以及第二类型晶体管1、2等可分别描述为属于P型的晶体管PM1、PM2、...、PM6与PM7以及属于N型的晶体管NM1、NM2等)，在本实施例中分别属于所述第一类型与所述第二类型的第一类型晶体管1、2、...、6与7以及第二类型晶体管1、2等可分别描述为属于N型的晶体管NM1、NM2、...、NM6与NM7以及属于P型的晶体管PM1、PM2等。由于延迟电路200的电路架构可视为延迟电路100的上述相对电路架构，为了简明起见，本实施例与前述实施例相仿的内容在此不重复赘述。
依据某些实施例，所述第一类型与所述第二类型是从包含P型与N型的一个群组中选择的，且所述P型与N型分别代表P型沟道的晶体管与N型沟道的晶体管。通过选择所述第一类型与所述第二类型以及选择反相器INV1耦接在输入端子IN与所述开关电路之间或耦接在施密特反相器INV2与输出端子OUT之间，本发明的延迟电路是可配置的，以成为上升边沿触发型延迟电路或下降边沿触发型延迟电路。为了便于理解，所述输入信号的所述转变可代表所述输入信号在从一第一逻辑状态转变为一第二逻辑状态时的边沿，且所述延迟可代表所述延迟信号的相应边沿相对于所述输入信号的所述边沿的延迟。
在反相器INV1耦接在输入端子IN与所述开关电路之间的情况下，若所述第一类型与所述第二类型分别代表所述P型与所述N型(例如图1所示的延迟电路100)，则所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑低状态与逻辑高状态，其中本发明的延迟电路被配置成为所述上升边沿触发型延迟电路；否则，就表示所述第一类型与所述第二类型分别代表所述N型与所述P型(例如图4所示的延迟电路200的反相版本，就是在图4所示的架构中将反相器INV1移到输入端子IN与所述开关电路之间的新位置，使输出端子OUT直接电气连接至施密特反相器INV2的输出端子、所述第一类型晶体管5与所述第二类型晶体管4(例如晶体管NM5与PM4)各自的栅极端子耦接至位于这个新位置的反相器INV1的输出端子、且位于这个新位置的反相器INV1的输入端子电气连接至输入端子IN)，所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑高状态与逻辑低状态，其中本发明的延迟电路被配置成为所述下降边沿触发型延迟电路。
在反相器INV1耦接在施密特反相器INV2与输出端子OUT之间的情况下，若所述第一类型与所述第二类型分别代表所述N型与所述P型(例如图4所示的延迟电路200)，则所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑低状态与逻辑高状态，其中本发明的延迟电路被配置成为所述上升边沿触发型延迟电路；否则，就表示所述第一类型与所述第二类型分别代表所述P型与所述N型(例如图1所示的延迟电路100的反相版本，就是在图1所示的架构中将反相器INV1移到施密特反相器INV2与输出端子OUT之间的新位置，使所述第一类型晶体管5与所述第二类型晶体管4(例如分别属于P型与N型的晶体管PM5与NM4)各自的栅极端子直接电气连接至输入端子IN、且位于这个新位置的反相器INV1的输入端子与输出端子分别电气连接至施密特反相器INV2的输出端子与输出端子OUT)，所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑高状态与逻辑低状态，其中本发明的延迟电路被配置成为所述下降边沿触发型延迟电路。
依据某些实施例，一种具备上述延迟电路(例如延迟电路100与200中的任一个、或其各自的反相版本中的任一个)的电子系统可包含至少一延迟模块诸如一或多个延迟模块，且可依据上述至少一延迟模块的输出来操作，其中上述至少一延迟模块中的任何一个延迟模块是通过将所述延迟电路配置成所述上升边沿触发型延迟电路或所述下降边沿触发型延迟电路来实施。
图6为依据本发明一实施例的一种电子系统的示意图，且图7绘示图6所示的电子系统的相关信号，诸如启用信号En、延迟启用信号En_dly以及振荡信号Clk_raw与Clk_out。这个电子系统可作为具备上述延迟电路的所述电子系统的例子。除了上述至少一延迟模块诸如所述延迟电路(例如延迟电路100与200中的任一个)，所述电子系统可还包含一振荡器(Oscillator)以及耦接至所述振荡器与上述至少一延迟模块的一逻辑门(例如与门(ANDgate))。针对图6所示的延迟电路，输入端子IN上的启用信号En与输出端子OUT上的延迟启用信号En_dly可分别作为这个延迟电路的所述输入信号与所述延迟信号的例子。所述振荡器可产生一振荡信号Clk_raw，并且所述逻辑门可依据上述至少一延迟模块的所述输出，诸如延迟启用信号En_dly，对振荡信号Clk_raw进行门控以产生振荡信号Clk_out。所述电子系统可利用振荡信号Clk_out作为时钟信号，且依据所述时钟信号来操作。为了简明起见，本实施例与前述实施例相仿的内容在此不重复赘述。
图8为依据本发明另一实施例的一种电子系统的示意图，且图9绘示图8所示的电子系统的相关信号，诸如重设(reset)信号RRS、设定(Set)信号SRS以及振荡信号Q与Qb。这个电子系统可作为具备上述延迟电路的所述电子系统的例子，其中上述至少一延迟模块可包含一第一延迟模块与一第二延迟模块。所述第一延迟模块可以是通过将所述延迟电路配置成所述上升边沿触发型延迟电路来实施，且所述第二延迟模块可以是通过将所述延迟电路配置成所述下降边沿触发型延迟电路来实施。除了这些延迟模块诸如图8所示的这些延迟电路，所述电子系统可还包含一触发器(Flip-Flop)诸如一RS触发器(RS Flip-Flop)(例如RS锁存器(RS Latch))以及一时钟端子CLK。针对图8所示的这些延迟电路中的每一延迟电路，输入端子IN上的信号与输出端子OUT上的信号可分别作为这个延迟电路的所述输入信号与所述延迟信号的例子。所述触发器诸如所述RS触发器可依据这些延迟模块的各自的延迟操作产生振荡信号Q与Qb，其中所述触发器的一第一输入端子与一第二输入端子分别耦接至这些延迟模块诸如这些延迟电路的输出，以及这些延迟模块诸如这些延迟电路的输入分别耦接至所述触发器诸如所述RS触发器的一第一输出端子与一第二输出端子。时钟端子CLK可耦接至所述触发器诸如所述RS触发器的所述第一输出端子与所述第二输入端子中的一个输出端子，且可输出振荡信号Q。所述电子系统可利用振荡信号Q作为时钟信号，且依据所述时钟信号来操作。为了简明起见，本实施例与前述实施例相仿的内容在此不重复赘述。
依据某些实施例，电阻器R(例如可变电阻器Rp与Rn)可采用具有正负号相反的温度系数的多晶硅(Polycrystalline silicon)电阻器的组合来实施。另外，电容器C可采用金属氧化物金属电容器(Metal Oxide Metal Capacitor，可简称为“MOMCAP”)来实施。
相较于传统的延迟电路，本发明的延迟电路具有更低功耗以及在工艺、电压和温度(PVT)上的更高精度(例如无关于PVT)，且能使电子装置达到优化效能。另外，本发明的延迟电路及相关的电子系统可使用于需要精确时间产生或控制的任何电子系统，例如具有快速唤醒振荡器的设计。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种延迟电路，其特征在于，包含：
输入端子，用来将输入信号输入至所述延迟电路；
输出端子，用来从所述延迟电路输出延迟信号；
偏置电流产生器，耦接在第一参考电压与第二参考电压之间，用来产生偏置电流，所述偏置电流产生器包含：
电流镜，所述电流镜包含属于第一类型的第一类型晶体管1与第一类型晶体管2、且耦接至所述第一参考电压；
电流模块，所述电流模块包含属于第二类型的第二类型晶体管1与电阻器，其中所述第二类型晶体管1耦接在所述第一类型晶体管1与所述第二参考电压之间，所述电阻器耦接在第一节点与所述第二参考电压之间、且通过所述第一节点耦接至所述第二类型晶体管1以产生恒定电流来控制所述电流镜，以及所述第一类型与所述第二类型分别代表不同类型的沟道的晶体管；以及
属于所述第二类型的第二类型晶体管2，耦接在所述第一类型晶体管2与所述第一节点之间；以及
延迟产生器，耦接在所述第一参考电压与所述第二参考电压之间，用来依据所述偏置电流产生所述延迟信号相对于所述输入信号的延迟，所述延迟产生器包含：
第一电流镜子电路，所述第一电流镜子电路包含属于所述第一类型的第一类型晶体管3、且耦接至所述第一参考电压与所述第一类型晶体管2以形成第一电流镜；
第二电流镜子电路，所述第二电流镜子电路包含属于所述第一类型的第一类型晶体管4、且耦接至所述第一参考电压与所述第一类型晶体管2以形成第二电流镜；
属于所述第二类型的第二类型晶体管3，耦接在所述第一类型晶体管4与所述第二参考电压之间；
电容器，耦接在第二节点与所述第二参考电压之间、且通过所述第二节点耦接至所述第二类型晶体管3；
开关电路，耦接至所述输入端子，用来响应所述输入信号的转变通过所述第二节点控制所述电容器的充电，以通过所述第二类型晶体管3控制所述延迟；以及
施密特反相器，耦接至所述第一类型晶体管4与所述第二类型晶体管3之间的节点，其中所述延迟电路的所述输出端子耦接至所述施密特反相器以输出所述延迟信号。
2.如权利要求1所述的延迟电路，其特征在于，所述电流镜分别通过所述第一类型晶体管1与所述第一类型晶体管2的各自的源极端子耦接至所述第一参考电压；所述第一电流镜子电路通过所述第一类型晶体管3的源极端子耦接至所述第一参考电压、且还通过所述第一类型晶体管3的栅极端子耦接至所述第一类型晶体管2的栅极端子以形成所述第一电流镜；所述第二电流镜子电路通过所述第一类型晶体管4的源极端子耦接至所述第一参考电压、且还通过所述第一类型晶体管4的栅极端子耦接至所述第一类型晶体管2的所述栅极端子以形成所述第二电流镜；以及所述电容器通过所述第二节点耦接至所述第二类型晶体管3的栅极端子。
3.如权利要求2所述的延迟电路，其特征在于，所述第二类型晶体管1耦接在所述第一类型晶体管1的漏极端子与所述第二参考电压之间；所述电阻器通过所述第一节点耦接至所述第二类型晶体管1的栅极端子，使所述恒定电流对应于所述第二类型晶体管1的栅极对源极电压；所述第二类型晶体管2耦接在所述第一类型晶体管2的漏极端子与所述第一节点之间；所述第二类型晶体管3耦接在所述第一类型晶体管4的漏极端子与所述第二参考电压之间；以及所述施密特反相器耦接至所述第一类型晶体管4与所述第二类型晶体管3的各自的漏极端子。
4.如权利要求1所述的延迟电路，其特征在于，所述开关电路包含分别属于所述第一类型与所述第二类型的第一类型晶体管5与第二类型晶体管4、且通过所述第一类型晶体管5与所述第二类型晶体管4的各自的源极端子耦接在所述第一类型晶体管3与所述第二参考电压之间。
5.如权利要求1所述的延迟电路，其特征在于，所述第二类型晶体管2的栅极端子耦接至所述第一类型晶体管1与所述第二类型晶体管1的各自的漏极端子之间的第三节点；以及所述延迟电路还包含：
启动电路，耦接至所述偏置电流产生器，用来启动所述偏置电流产生器，所述启动电路包含：
属于所述第一类型的第一类型晶体管6以及另一电阻器，耦接在所述第一参考电压与所述第二参考电压之间，其中所述第一类型晶体管6的栅极端子耦接至所述第一类型晶体管1与所述第一类型晶体管2的各自的栅极端子之间的节点；以及
属于所述第一类型的第一类型晶体管7，耦接在所述第一参考电压与所述第三节点之间，其中所述第一类型晶体管7的栅极端子耦接至所述第一类型晶体管6以及所述另一电阻器之间的节点。
6.如权利要求1所述的延迟电路，其特征在于，在k代表大于0的实数的情况下，响应所述第一类型晶体管3与所述第一类型晶体管2的各自的特定参数的比值等于k而使通过所述第一类型晶体管3的电流是通过所述第一类型晶体管2的电流的k倍，所述偏置电流产生器控制所述延迟的延迟量等于所述电阻器的电阻值以及所述电容器的电容值的乘积的1/k倍。
7.如权利要求1所述的延迟电路，其特征在于，在k代表大于0的实数的情况下，响应所述第一类型晶体管3与所述第一类型晶体管2的各自的特定参数的比值等于k而使通过所述第一类型晶体管3的电流是通过所述第一类型晶体管2的电流的k倍，当所述输入信号的所述转变发生时，所述偏置电流产生器控制所述第二节点上的电压从所述第二参考电压在朝向所述第一参考电压的方向改变的改变率等于通过所述第一类型晶体管2的电流除以所述电容器的电容值的商的k倍。
8.如权利要求1所述的延迟电路，其特征在于，当所述输入信号的所述转变发生时，所述第二节点上的电压从所述第二参考电压在朝向所述第一参考电压的方向改变，使通过所述第二类型晶体管3的电流增加；以及在所述第二节点上的所述电压达到所述第一节点上的电压的瞬间，通过所述第二类型晶体管3的所述电流的大小达到通过所述第一类型晶体管4的电流的大小，以加速所述施密特反相器的输出状态转变来减少所述施密特反相器的功耗。
9.如权利要求1所述的延迟电路，其特征在于，当所述输入信号的所述转变发生时，所述第二节点上的电压依据改变率从所述第二参考电压在朝向所述第一参考电压的方向改变；以及所述偏置电流产生器控制所述改变率和通过所述第一类型晶体管2的电流成正比，以加速所述施密特反相器的输出状态转变来减少所述施密特反相器的功耗。
10.如权利要求1所述的延迟电路，其特征在于，当所述输入信号的所述转变发生时，所述第二节点上的电压从所述第二参考电压在朝向所述第一参考电压的方向改变；以及在所述第二节点上的所述电压在朝向所述第一参考电压的方向改变的期间，所述偏置电流产生器限制分别通过所述第一类型晶体管3以及所述第一类型晶体管4的电流以减少所述第一类型晶体管3以及所述第一类型晶体管4的各自的功耗。
11.如权利要求1所述的延迟电路，其特征在于，所述电阻器包含至少一可变电阻器；以及所述至少一可变电阻器包含：
第一可变电阻器与第二可变电阻器，分别具有正温度系数与负温度系数，其中所述第一可变电阻器与所述第二可变电阻器针对温度彼此补偿，使所述第一可变电阻器与所述第二可变电阻器的总电阻值保持恒定。
12.如权利要求1所述的延迟电路，其特征在于，所述电阻器包含至少一可变电阻器，以及所述电容器包含至少一可变电容器；以及通过微调所述至少一可变电阻器以及所述至少一可变电容器中的至少一个，所述延迟的延迟量是可编程的。
13.如权利要求1所述的延迟电路，其特征在于，所述第一类型晶体管2的漏极端子与栅极端子彼此耦接，使所述第一类型晶体管2被配置成二极管连接的晶体管。
14.如权利要求1所述的延迟电路，其特征在于，所述输入信号的所述转变代表所述输入信号在从第一逻辑状态转变为第二逻辑状态时的边沿，且所述延迟代表所述延迟信号的相应边沿相对于所述输入信号的所述边沿的延迟。
15.如权利要求14所述的延迟电路，其特征在于，所述第一类型与所述第二类型是从包含P型与N型的一个群组中选择的，且所述P型与N型分别代表P型沟道的晶体管与N型沟道的晶体管；以及所述延迟电路还包含：
反相器，耦接在所述输入端子与所述开关电路之间，其中，若所述第一类型与所述第二类型分别代表所述P型与所述N型，则所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑低状态与逻辑高状态，否则，所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑高状态与逻辑低状态。
16.如权利要求14所述的延迟电路，其特征在于，所述第一类型与所述第二类型是从包含P型与N型的一个群组中选择的，且所述P型与N型分别代表P型沟道的晶体管与N型沟道的晶体管；以及所述延迟电路还包含：
反相器，耦接在所述施密特反相器与所述输出端子之间，其中，若所述第一类型与所述第二类型分别代表所述N型与所述P型，则所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑低状态与逻辑高状态，否则，所述第一逻辑状态转与所述第二逻辑状态分别代表逻辑高状态与逻辑低状态。
17.如权利要求1所述的延迟电路，其特征在于，所述第一类型与所述第二类型是从包含P型与N型的一个群组中选择的，且所述P型与N型分别代表P型沟道的晶体管与N型沟道的晶体管；以及通过选择所述第一类型与所述第二类型以及选择一反相器耦接在所述输入端子与所述开关电路之间或耦接在所述施密特反相器与所述输出端子之间，所述延迟电路是可配置的，以成为上升边沿触发型延迟电路或下降边沿触发型延迟电路。
18.一种具备如权利要求1所述的延迟电路的电子系统，其特征在于，所述电子系统包含：
至少一延迟模块，其中所述至少一延迟模块中的任何一个延迟模块是通过将所述延迟电路配置成上升边沿触发型延迟电路或下降边沿触发型延迟电路来实施；
其中所述电子系统依据所述至少一延迟模块的输出来操作。
19.如权利要求18所述的电子系统，其特征在于，所述电子系统还包含：
振荡器，用来产生振荡信号；以及
逻辑门，耦接至所述振荡器与所述至少一延迟模块，用来依据所述至少一延迟模块的所述输出对所述振荡信号进行门控以产生另一振荡信号；
其中所述电子系统利用所述另一振荡信号作为时钟信号，且依据所述时钟信号来操作。
20.如权利要求18所述的电子系统，其特征在于，所述至少一延迟模块包含第一延迟模块与第二延迟模块；所述第一延迟模块是通过将所述延迟电路配置成所述上升边沿触发型延迟电路来实施，且所述第二延迟模块是通过将所述延迟电路配置成所述下降边沿触发型延迟电路来实施；以及所述电子系统还包含：
触发器，用来依据所述第一延迟模块与所述第二延迟模块的各自的延迟操作产生振荡信号，其中所述触发器的第一输入端子与第二输入端子分别耦接至所述第一延迟模块的输出与所述第二延迟模块的输出，以及所述第一延迟模块的输入与所述第二延迟模块的输入分别耦接至所述触发器的第一输出端子与第二输出端子；以及
时钟端子，耦接至所述触发器的所述第一输出端子与所述第二输入端子中的一个输出端子，用来输出所述振荡信号；
其中所述电子系统利用所述振荡信号作为时钟信号，且依据所述时钟信号来操作。
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