JPH06232708A - 遅延回路 - Google Patents
遅延回路Info
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- JPH06232708A JPH06232708A JP5308161A JP30816193A JPH06232708A JP H06232708 A JPH06232708 A JP H06232708A JP 5308161 A JP5308161 A JP 5308161A JP 30816193 A JP30816193 A JP 30816193A JP H06232708 A JPH06232708 A JP H06232708A
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 アンチオーバーラップ値の変動を最小にし、
電源電圧が大きく変動しても遅延時間を一定にするこ
と。 【構成】 セルの入力端を構成するように、ゲートが互
いに接続された２つの電界効果トランジスタ（Ｐ０、Ｎ
０）のドレインの間に接続された電流源（Ｉ）と、遅延
すべき信号の前縁または後縁のいずれを遅延すべきかに
応じて、電流源（Ｉ）のターミナルの一方または他方に
リンクされたインバータ（ＩＮＶ）と、インバータ（Ｉ
ＮＶ）の入力端とアースとの間に接続され電源電圧に比
例し、かつ電流源により送られる電流（Ｉ）に反比例す
る遅延時間（Ｔｅ）を定めるためのコンデンサ（Ｃ）と
から形成された少なくとも一つの遅延セルを備えた遅延
回路は、、電流を調節するための回路（Ｃｉ、Ｃｕ、Ｓ
１、Ｓ３、ＡＭＰＬＯ、Ｐ１）を更に備え、電流源によ
り送られる電流が回路の電源電圧に比例するようにし
た。
電源電圧が大きく変動しても遅延時間を一定にするこ
と。 【構成】 セルの入力端を構成するように、ゲートが互
いに接続された２つの電界効果トランジスタ（Ｐ０、Ｎ
０）のドレインの間に接続された電流源（Ｉ）と、遅延
すべき信号の前縁または後縁のいずれを遅延すべきかに
応じて、電流源（Ｉ）のターミナルの一方または他方に
リンクされたインバータ（ＩＮＶ）と、インバータ（Ｉ
ＮＶ）の入力端とアースとの間に接続され電源電圧に比
例し、かつ電流源により送られる電流（Ｉ）に反比例す
る遅延時間（Ｔｅ）を定めるためのコンデンサ（Ｃ）と
から形成された少なくとも一つの遅延セルを備えた遅延
回路は、、電流を調節するための回路（Ｃｉ、Ｃｕ、Ｓ
１、Ｓ３、ＡＭＰＬＯ、Ｐ１）を更に備え、電流源によ
り送られる電流が回路の電源電圧に比例するようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、より詳
細には制御可能な遅延回路に関する。
細には制御可能な遅延回路に関する。
【０００２】
【従来技術】特に無線通信の分野におけるポータブル機
器の開発により、従来のデバイスのレンジ（５ボルト＋
／−１０％）よりも広いレンジの電源電圧（２. ７ボル
ト〜５. ５ボルト）で作動する集積回路が必要となって
きた。
器の開発により、従来のデバイスのレンジ（５ボルト＋
／−１０％）よりも広いレンジの電源電圧（２. ７ボル
ト〜５. ５ボルト）で作動する集積回路が必要となって
きた。
【０００３】
【発明が解決しようとする課題】デジタルＣＭＯＳ回路
の構造は、２つのアンチオーバーラップシステムを備え
たクロックに依存しているので、アンチオーバーラップ
値が変動すると、かかる性能に影響がある。
の構造は、２つのアンチオーバーラップシステムを備え
たクロックに依存しているので、アンチオーバーラップ
値が変動すると、かかる性能に影響がある。
【０００４】本発明の目的は、アンチオーバーラップ値
の変動を最小値まで減少し、電源電圧が大幅に変動して
も回路による良好な性能を保証するように電源電圧の値
に左右されない遅延デバイスを提供することにある。
の変動を最小値まで減少し、電源電圧が大幅に変動して
も回路による良好な性能を保証するように電源電圧の値
に左右されない遅延デバイスを提供することにある。
【０００５】
【課題を解決するための手段】従って、本発明の目的は
セルの入力端を構成するようにゲートが互いに接続され
た２つの電界効果トランジスタのドレインの間に接続さ
れた電流源と、遅延すべき信号の前縁または後縁のいず
れを遅延すべきかに応じて、電流源のターミナルの一方
または他方にリンクされたインバータと、インバータの
入力端とアースとの間に接続され電源電圧に比例し、か
つ、電流源により送られる電流に反比例する遅延時間を
定めるためのコンデンサとから形成された少なくとも一
つの遅延セルを備えた遅延回路において、電流を調節す
るための回路を更に備え、電流源により送られる電流が
回路の電源電圧に比例することを特徴とする遅延回路を
提供することにより達成される。
セルの入力端を構成するようにゲートが互いに接続され
た２つの電界効果トランジスタのドレインの間に接続さ
れた電流源と、遅延すべき信号の前縁または後縁のいず
れを遅延すべきかに応じて、電流源のターミナルの一方
または他方にリンクされたインバータと、インバータの
入力端とアースとの間に接続され電源電圧に比例し、か
つ、電流源により送られる電流に反比例する遅延時間を
定めるためのコンデンサとから形成された少なくとも一
つの遅延セルを備えた遅延回路において、電流を調節す
るための回路を更に備え、電流源により送られる電流が
回路の電源電圧に比例することを特徴とする遅延回路を
提供することにより達成される。
【０００６】下記の説明から明らかとなるように、本遅
延デバイスはＣＭＯＳ技術により良好に制御されるキャ
パシタンスおよび電流ミラー比のみに依存する。
延デバイスはＣＭＯＳ技術により良好に制御されるキャ
パシタンスおよび電流ミラー比のみに依存する。
【０００７】以下、例として示した添付図面を参照し
て、下記の説明を読めば、本発明についてより良好に理
解できよう。
て、下記の説明を読めば、本発明についてより良好に理
解できよう。
【０００８】
【実施例】図１は、ＣＭＯＳ回路により遅延を発生させ
るための手段を示す。この遅延発生手段は、Ｐチャンネ
ルトランジスタＰ０を備えた回路状となっており、この
トランジスタＰ０のゲートは回路の入力端に接続され、
ドレインは電流源Ｉにリンクされており、電流源は更に
ＮチャンネルトランジスタＮ０のドレインに接続されて
おり、トランジスタＮ０のゲートは回路の入力端に接続
され、ソースはアースされている。
るための手段を示す。この遅延発生手段は、Ｐチャンネ
ルトランジスタＰ０を備えた回路状となっており、この
トランジスタＰ０のゲートは回路の入力端に接続され、
ドレインは電流源Ｉにリンクされており、電流源は更に
ＮチャンネルトランジスタＮ０のドレインに接続されて
おり、トランジスタＮ０のゲートは回路の入力端に接続
され、ソースはアースされている。
【０００９】トランジスタＰ０のドレインは更にインバ
ータＩＮＶに接続され、インバータの出力端は回路の出
力端となっており、インバータの入力端はアースされた
コンデンサＣに接続されている。
ータＩＮＶに接続され、インバータの出力端は回路の出
力端となっており、インバータの入力端はアースされた
コンデンサＣに接続されている。
【００１０】トランジスタＰ０と、トランジスタＮ０
と、トランジスタＰ０のドレインとトランジスタＮ０の
ドレインとの間に接続された電流源Ｉと、トランジスタ
Ｐ０のドレインとアースとの間に接続されたコンデンサ
Ｃと、入力端ＶＣがトランジスタＰ０のドレインに接続
されているインバータＩＮＶとにより構成されたＣＭＯ
Ｓインバータの入力端に信号ＩＮが印加される。
と、トランジスタＰ０のドレインとトランジスタＮ０の
ドレインとの間に接続された電流源Ｉと、トランジスタ
Ｐ０のドレインとアースとの間に接続されたコンデンサ
Ｃと、入力端ＶＣがトランジスタＰ０のドレインに接続
されているインバータＩＮＶとにより構成されたＣＭＯ
Ｓインバータの入力端に信号ＩＮが印加される。
【００１１】図１Ｃに示すように、上記構成により信号
ＩＮの立ち上がりエッジを遅延させることが可能となっ
ている。実際に、インバータＩＮＶの信号ＯＵＴの立ち
上がりエッジは、コンデンサＣの充電時間により入力信
号ＩＮの立ち上がりエッジに対して時間Ｔｅだけ遅延さ
れる。
ＩＮの立ち上がりエッジを遅延させることが可能となっ
ている。実際に、インバータＩＮＶの信号ＯＵＴの立ち
上がりエッジは、コンデンサＣの充電時間により入力信
号ＩＮの立ち上がりエッジに対して時間Ｔｅだけ遅延さ
れる。
【００１２】図１Ａの回路に類似する回路を示す図１Ｂ
に示すように、コンデンサＣおよびインバータＩＮＶの
入力端を、トランジスタＮ０のドレインに接続すると、
遅延されるのは信号ＩＮの降下エッジとなる。図１Ｄに
図１Ｂの回路の信号を示す。
に示すように、コンデンサＣおよびインバータＩＮＶの
入力端を、トランジスタＮ０のドレインに接続すると、
遅延されるのは信号ＩＮの降下エッジとなる。図１Ｄに
図１Ｂの回路の信号を示す。
【００１３】いずれの場合にせよインバータＩＮＶの出
力端ＯＵＴにおける信号のエッジは、次のように値Ｔｅ
だけ遅延される。
力端ＯＵＴにおける信号のエッジは、次のように値Ｔｅ
だけ遅延される。
【００１４】
【数１】
【００１５】ここでＩは電流源からの電流であり、ｋ
Ｖｄｄはインバータのスレッショルド電圧であり、Ｃは
コンデンサのキャパシタンスの値である。
Ｖｄｄはインバータのスレッショルド電圧であり、Ｃは
コンデンサのキャパシタンスの値である。
【００１６】ｋの値は主にインバータの２つのトランジ
スタのサイズ比によって決まる。
スタのサイズ比によって決まる。
【００１７】この解決案の欠点の一つは、発生する遅延
時間が電源電圧およびキャパシタンスＣに比例して変わ
ることである。
時間が電源電圧およびキャパシタンスＣに比例して変わ
ることである。
【００１８】提案される解決案は、電流Ｉを電源電圧Ｖ
ｄｄおよびキャパシタンスＣに比例できるようにするこ
とである。
ｄｄおよびキャパシタンスＣに比例できるようにするこ
とである。
【００１９】図２に示す図は、遅延時間を電源電圧と無
関係にするのに使用される手段を示す。この手段は主に
差動アンプＡＭＰＬＯを備え、この差動アンプの一方の
入力端は電源電圧Ｖｄｄとアース点との間に配線された
分圧器の２つの抵抗器Ｒ１とＲ２との間に接続されてい
る。
関係にするのに使用される手段を示す。この手段は主に
差動アンプＡＭＰＬＯを備え、この差動アンプの一方の
入力端は電源電圧Ｖｄｄとアース点との間に配線された
分圧器の２つの抵抗器Ｒ１とＲ２との間に接続されてい
る。
【００２０】差動アンプＡＭＰＬＯの他方の入力端は互
いに並列な３つのコンデンサＣ１、Ｃｕ、Ｃｉを介して
アースされている。コンデンサＣ１とＣｕとの間にはス
イッチＳ１が介在され、コンデンサＣ１のターミナルに
はスイッチＳ２が接続され、コンデンサＣｕとＣｉとの
間にスイッチＳ３が介在されている。
いに並列な３つのコンデンサＣ１、Ｃｕ、Ｃｉを介して
アースされている。コンデンサＣ１とＣｕとの間にはス
イッチＳ１が介在され、コンデンサＣ１のターミナルに
はスイッチＳ２が接続され、コンデンサＣｕとＣｉとの
間にスイッチＳ３が介在されている。
【００２１】コンデンサＣ１のキャパシタンスはコンデ
ンサＣｕのキャパシタンスよりも大幅に大きく、これら
２つのキャパシタンスの比は１０の大きさである。コン
デンサＣｉのキャパシタンスもコンデンサＣｕのキャパ
シタンスよりも大きい。
ンサＣｕのキャパシタンスよりも大幅に大きく、これら
２つのキャパシタンスの比は１０の大きさである。コン
デンサＣｉのキャパシタンスもコンデンサＣｕのキャパ
シタンスよりも大きい。
【００２２】スイッチＳ１はクロック信号ＣＫにより制
御されるが、スイッチＳ２およびＳ３の双方はクロック
信号と相補的な信号ＣＫＢにより制御される。
御されるが、スイッチＳ２およびＳ３の双方はクロック
信号と相補的な信号ＣＫＢにより制御される。
【００２３】アンプＡＭＰＬＯの出力端は、電源Ｖｄｄ
とスイッチＳ１およびＳ２にリンクされたコンデンサＣ
１のターミナルとの間に配線された電流源Ｐ０に接続さ
れている。
とスイッチＳ１およびＳ２にリンクされたコンデンサＣ
１のターミナルとの間に配線された電流源Ｐ０に接続さ
れている。
【００２４】作動原理は電源電圧Ｖｄｄおよびキャパシ
タンスＣに比例した電流ＩＯを発生させることである。
クロック信号ＣＫが存在している間、コンデンサＣ１お
よびＣｕは並列になり、電流源ＩＯに接続される。コン
デンサＣ１は電流源により送られる電流を固定し、コン
デンサＣｕは電圧を安定化する。クロック信号ＣＫの終
了時に上記コンデンサのターミナルにある電圧の値は次
のようになる。
タンスＣに比例した電流ＩＯを発生させることである。
クロック信号ＣＫが存在している間、コンデンサＣ１お
よびＣｕは並列になり、電流源ＩＯに接続される。コン
デンサＣ１は電流源により送られる電流を固定し、コン
デンサＣｕは電圧を安定化する。クロック信号ＣＫの終
了時に上記コンデンサのターミナルにある電圧の値は次
のようになる。
【００２５】
【数２】
【００２６】ここで、Ｔ１はクロック信号ＣＫの周期で
ある。クロック信号ＣＫＢの間、コンデンサＣ１はショ
ートされ、コンデンサＣｕはコンデンサＣｉに並列に接
続される。この結果、コンデンサＣｉおよびＣｕのター
ミナルに生じる電圧は、エラー信号を発生する差動アン
プＡＭＰＬＯにて、抵抗器Ｒ１、Ｒ２を備えた分圧器に
より発生する値Ｖｄｄ／２またはＶｄｄの他の適当な何
分の一と比較される。
ある。クロック信号ＣＫＢの間、コンデンサＣ１はショ
ートされ、コンデンサＣｕはコンデンサＣｉに並列に接
続される。この結果、コンデンサＣｉおよびＣｕのター
ミナルに生じる電圧は、エラー信号を発生する差動アン
プＡＭＰＬＯにて、抵抗器Ｒ１、Ｒ２を備えた分圧器に
より発生する値Ｖｄｄ／２またはＶｄｄの他の適当な何
分の一と比較される。
【００２７】このエラー電圧はＩＯの値を制御するが、
このＩＯの値はコンデンサＣｉのターミナルの電圧が小
さすぎれば減少し、大きすぎれば増大する。コンデンサ
Ｃ１のターミナルにおける電圧は平衡点でＶｄｄ／２に
安定する。このことは、コンデンサＣ１とＣｕとの間に
は電荷の再分配はないことを意味している。
このＩＯの値はコンデンサＣｉのターミナルの電圧が小
さすぎれば減少し、大きすぎれば増大する。コンデンサ
Ｃ１のターミナルにおける電圧は平衡点でＶｄｄ／２に
安定する。このことは、コンデンサＣ１とＣｕとの間に
は電荷の再分配はないことを意味している。
【００２８】この目的のため、コンデンサＣｕはクロッ
ク信号ＣＫの終了時に電圧Ｖｄｄ／２に充電されていな
ければならない。上記のように、クロック信号ＣＫの終
了時におけるコンデンサＣｕのターミナルにおける電圧
は、次のようになる。
ク信号ＣＫの終了時に電圧Ｖｄｄ／２に充電されていな
ければならない。上記のように、クロック信号ＣＫの終
了時におけるコンデンサＣｕのターミナルにおける電圧
は、次のようになる。
【００２９】
【数３】
【００３０】遅延信号発生回路におけるこのような電流
ＩＯの再現電流を使用することにより、次のようにな
る。
ＩＯの再現電流を使用することにより、次のようにな
る。
【００３１】
【数４】
【００３２】上記の関係は、発生する遅延時間は電源電
圧と無関係になり、正確にはクロックの周期、本質的に
製造時の注意により精度が決まるキャパシタンス比Ｃ／
（Ｃ１＋Ｃｕ）、インバータを形成するデバイスＮおよ
びＰの比ｋのみによって決まる。
圧と無関係になり、正確にはクロックの周期、本質的に
製造時の注意により精度が決まるキャパシタンス比Ｃ／
（Ｃ１＋Ｃｕ）、インバータを形成するデバイスＮおよ
びＰの比ｋのみによって決まる。
【００３３】図３は、入力信号に対して正のエッジが遅
延された信号を発生するための本発明の一実施例を示
す。この回路は、コンデンサＣ１、Ｃｕ、Ｃｉと、スイ
ッチＳ１、Ｓ２、Ｓ３と、アンプＡＭＰＬＯと、電源電
圧に比例した電流の発生を保証するトランジスタＰ１と
から構成された回路１を含む。この回路は図３のうちの
一点鎖線で表示された長方形１に囲まれている。
延された信号を発生するための本発明の一実施例を示
す。この回路は、コンデンサＣ１、Ｃｕ、Ｃｉと、スイ
ッチＳ１、Ｓ２、Ｓ３と、アンプＡＭＰＬＯと、電源電
圧に比例した電流の発生を保証するトランジスタＰ１と
から構成された回路１を含む。この回路は図３のうちの
一点鎖線で表示された長方形１に囲まれている。
【００３４】コンデンサＣ２およびＣｉ２に連動するス
イッチＳ４およびＳ５は、コンデンサＣｕ＋Ｃ１の充電
中にトランジスタＰ１のゲートに生じる電圧をコンデン
サＣｉ２上に保持し、コンデンサＣｕ＋Ｃ１の放電中に
トランジスタＰ２を介して電流ＩＯの正確な再現電流を
発生することを可能とする。この回路は更に図３にて一
点鎖線で表示された長方形２に囲まれた遅延セル形成回
路２を含んでいる。トランジスタＮ１およびＮ２は、遅
延セル２内で電流源として作動する電流ミラーＮ２を形
成している。この回路の他の部分は、図１Ａの回路に対
応している。
イッチＳ４およびＳ５は、コンデンサＣｕ＋Ｃ１の充電
中にトランジスタＰ１のゲートに生じる電圧をコンデン
サＣｉ２上に保持し、コンデンサＣｕ＋Ｃ１の放電中に
トランジスタＰ２を介して電流ＩＯの正確な再現電流を
発生することを可能とする。この回路は更に図３にて一
点鎖線で表示された長方形２に囲まれた遅延セル形成回
路２を含んでいる。トランジスタＮ１およびＮ２は、遅
延セル２内で電流源として作動する電流ミラーＮ２を形
成している。この回路の他の部分は、図１Ａの回路に対
応している。
【００３５】図４は、図３の回路の各種の点における信
号の波形図を示す。
号の波形図を示す。
【００３６】この図では、次のものが表示されている。 クロック信号ＣＫ クロック信号の相補信号ＣＫＢ コンデンサＣ１上の電圧Ｖｃ１ コンデンサＣｕ上の電圧Ｖｃｕ トランジスタＮ１、Ｎ２のペアに印加される電圧Ｖｇｓ
ｐｌ−Ｖｄｄ 入力信号ＩＮ 遅延回路のコンデンサＣのターミナルにおける電圧Ｖｃ 遅延回路の出力端における電圧ＯＵＴ
ｐｌ−Ｖｄｄ 入力信号ＩＮ 遅延回路のコンデンサＣのターミナルにおける電圧Ｖｃ 遅延回路の出力端における電圧ＯＵＴ
【００３７】図５は、ＣＭＯＳ回路を備えた本発明に係
わるデバイスの一つの可能な構成例を示し、この構造は
図３を参照して記載されている。
わるデバイスの一つの可能な構成例を示し、この構造は
図３を参照して記載されている。
【００３８】この図では、電源電圧に比例した電流を発
生するための回路１は、図３の回路の３つのコンデンサ
Ｃ１、ＣｉおよびＣｕを含む。これと対照的に、３つの
スイッチＳ１、Ｓ２およびＳ３は、ＭＯＳ ＦＥＴトラ
ンジスタＮＳ１、ＮＳ２およびＮＳ０によりそれぞれ物
理的に表示されており、これらトランジスタのソースお
よびドレインは固定接点に対応し、ゲートは可動接点に
対応している。
生するための回路１は、図３の回路の３つのコンデンサ
Ｃ１、ＣｉおよびＣｕを含む。これと対照的に、３つの
スイッチＳ１、Ｓ２およびＳ３は、ＭＯＳ ＦＥＴトラ
ンジスタＮＳ１、ＮＳ２およびＮＳ０によりそれぞれ物
理的に表示されており、これらトランジスタのソースお
よびドレインは固定接点に対応し、ゲートは可動接点に
対応している。
【００３９】トランジスタＮＳ１のゲートはクロック信
号ＣＫに接続されているが、トランジスタＮＳ２および
ＮＳ０のゲートはクロック信号ＣＫの相補信号である信
号ＣＫＢに接続されている。
号ＣＫに接続されているが、トランジスタＮＳ２および
ＮＳ０のゲートはクロック信号ＣＫの相補信号である信
号ＣＫＢに接続されている。
【００４０】差動アンプＡＭＰＬＯはトランジスタＮＡ
０、ＮＡ１、ＮＡ２およびＰＡ０、ＰＡ１に物理的に表
示されている。
０、ＮＡ１、ＮＡ２およびＰＡ０、ＰＡ１に物理的に表
示されている。
【００４１】トランジスタＮＡ１のゲートは、コンデン
サＣｉに接続されており、このトランジスタのソースは
トランジスタＰＡ１のソース−ドレインパスにリンクさ
れ、トランジスタＰＡ１は電源Ｖｄｄに接続され、その
ゲートはドレインに接続されている。
サＣｉに接続されており、このトランジスタのソースは
トランジスタＰＡ１のソース−ドレインパスにリンクさ
れ、トランジスタＰＡ１は電源Ｖｄｄに接続され、その
ゲートはドレインに接続されている。
【００４２】トランジスタＮＡ１のドレインは、トラン
ジスタＮＡ０のドレインに接続され、このトランジスタ
ＮＡ０のゲートは下記の電圧を送る分圧器の出力端に接
続されている。
ジスタＮＡ０のドレインに接続され、このトランジスタ
ＮＡ０のゲートは下記の電圧を送る分圧器の出力端に接
続されている。
【００４３】
【数５】
【００４４】トランジスタＮＡ０とＮＡ１のドレインに
共通な点は、ゲートにバイアス電圧Ｂｉａｓを受けるト
ランジスタＮＡ２のソース−ドレインパスに接続されて
いる。
共通な点は、ゲートにバイアス電圧Ｂｉａｓを受けるト
ランジスタＮＡ２のソース−ドレインパスに接続されて
いる。
【００４５】トランジスタＮＡ０のソースは、トランジ
スタＰＡ０のソース−ドレインパスに接続され、ＰＡ０
のソースは電圧Ｖｄｄに接続され、ゲートはトランジス
タＰＡ０のドレインに接続されている。
スタＰＡ０のソース−ドレインパスに接続され、ＰＡ０
のソースは電圧Ｖｄｄに接続され、ゲートはトランジス
タＰＡ０のドレインに接続されている。
【００４６】電圧Ｖｄｄ／２を発生する分圧器は、２つ
のＭＯＳ ＦＥＴトランジスタＰＡ２、ＰＡ３を含み、
これらトランジスタのソース−ドレインパスは電源電圧
Ｖｄｄとアースとの間に直列に接続されており、これら
トランジスタのゲートはドレインとショートされてい
る。
のＭＯＳ ＦＥＴトランジスタＰＡ２、ＰＡ３を含み、
これらトランジスタのソース−ドレインパスは電源電圧
Ｖｄｄとアースとの間に直列に接続されており、これら
トランジスタのゲートはドレインとショートされてい
る。
【００４７】差動アンプＡＭＰＬＯの出力端ＭＯＳ Ｆ
ＥＴトランジスタＰ１のゲートに接続されており、この
トランジスタのソース−ドレインパスは電圧Ｖｄｄとコ
ンデンサＣ１との間に接続されている。更に、トランジ
スタＰＡ３のゲートはトランジスタＮＡ０のゲートに接
続されている。
ＥＴトランジスタＰ１のゲートに接続されており、この
トランジスタのソース−ドレインパスは電圧Ｖｄｄとコ
ンデンサＣ１との間に接続されている。更に、トランジ
スタＰＡ３のゲートはトランジスタＮＡ０のゲートに接
続されている。
【００４８】トランジスタＰ１のゲートは図３の回路の
うちのスイッチＳ４を物理的に構成しているトランジス
タＮＳ３のソース−ドレインパスを介して、コンデンサ
Ｃ２の一端に接続されており、コンデンサＣ２の他端は
アースされている。
うちのスイッチＳ４を物理的に構成しているトランジス
タＮＳ３のソース−ドレインパスを介して、コンデンサ
Ｃ２の一端に接続されており、コンデンサＣ２の他端は
アースされている。
【００４９】トランジスタＮＳ３のゲートはクロック信
号ＣＫに接続されている。コンデンサＣ１はスイッチＳ
５を物理的に構成するトランジスタＮＳ４を介してコン
デンサＣｉ２の一方のターミナルに接続されており、ト
ランジスタＮＳ４のゲートは信号ＣＫＢにより制御され
る。
号ＣＫに接続されている。コンデンサＣ１はスイッチＳ
５を物理的に構成するトランジスタＮＳ４を介してコン
デンサＣｉ２の一方のターミナルに接続されており、ト
ランジスタＮＳ４のゲートは信号ＣＫＢにより制御され
る。
【００５０】他方のターミナルがアースされているコン
デンサＣｉ２は更にＰチャンネルトランジスタＰ２のゲ
ートにリンクされており、このトランジスタＰ２のソー
ス−ドレインパスは電源電圧ＶｄｄとＮチャンネルトラ
ンジスタＮ１のソース−ドレインパスとの間に接続さ
れ、トランジスタＮ１のソースはアースされ、ゲートは
ドレインにショートされている。
デンサＣｉ２は更にＰチャンネルトランジスタＰ２のゲ
ートにリンクされており、このトランジスタＰ２のソー
ス−ドレインパスは電源電圧ＶｄｄとＮチャンネルトラ
ンジスタＮ１のソース−ドレインパスとの間に接続さ
れ、トランジスタＮ１のソースはアースされ、ゲートは
ドレインにショートされている。
【００５１】トランジスタＮ１のゲートは、次にトラン
ジスタＮ２のゲートにリンクされており、トランジスタ
Ｎ２のソース−ドレインパスは遅延セル２のうちのトラ
ンジスタＰ０とＮ０との間に接続されており、これらト
ランジスタは電源電圧Ｖｄｄとアースとの間に直列に接
続されている。
ジスタＮ２のゲートにリンクされており、トランジスタ
Ｎ２のソース−ドレインパスは遅延セル２のうちのトラ
ンジスタＰ０とＮ０との間に接続されており、これらト
ランジスタは電源電圧Ｖｄｄとアースとの間に直列に接
続されている。
【００５２】トランジスタＰ０およびＮ０のゲートは共
に接続され、遅延すべき入力信号ＩＮを受けるようにな
っている。更に、図１Ａおよび図３を参照して既に説明
したように、本例では入力信号ＩＮの立ち上がりエッジ
で遅延を生じるように、トランジスタＮ２のソースにイ
ンバータＩＮＶおよびそれに関連するコンデンサＣが接
続されている。
に接続され、遅延すべき入力信号ＩＮを受けるようにな
っている。更に、図１Ａおよび図３を参照して既に説明
したように、本例では入力信号ＩＮの立ち上がりエッジ
で遅延を生じるように、トランジスタＮ２のソースにイ
ンバータＩＮＶおよびそれに関連するコンデンサＣが接
続されている。
【００５３】図６はＣＭＯＳデジタル回路で用いられる
２位相クロックシステムのアンチオーバーラップ期間を
制御するのに使用される物理的な実施例を示す。この回
路は、２つの遅延セル３、４を含み、これら遅延回路の
構造は図５の回路の遅延セル２の構造に類似し、これら
セルの対応する部品は添え字３および４を付けた同じ参
照番号で表示してある。
２位相クロックシステムのアンチオーバーラップ期間を
制御するのに使用される物理的な実施例を示す。この回
路は、２つの遅延セル３、４を含み、これら遅延回路の
構造は図５の回路の遅延セル２の構造に類似し、これら
セルの対応する部品は添え字３および４を付けた同じ参
照番号で表示してある。
【００５４】この回路は、更に２つの遅延セル３および
４に共通する電源電圧Ｖｄｄに比例する電流Ｉを発生す
るための回路５を含む。この回路５はすべての点で図３
の回路１と同じであるが、対応する電流ミラーのトラン
ジスタＮ１３およびＮ１４とそれぞれ関連する２つのト
ランジスタＰ２３およびＰ２４を含んでいる点が異なっ
ている。
４に共通する電源電圧Ｖｄｄに比例する電流Ｉを発生す
るための回路５を含む。この回路５はすべての点で図３
の回路１と同じであるが、対応する電流ミラーのトラン
ジスタＮ１３およびＮ１４とそれぞれ関連する２つのト
ランジスタＰ２３およびＰ２４を含んでいる点が異なっ
ている。
【００５５】従って、回路５は２つの遅延セル３および
４に対し電源電圧に比例する同一の電流を加えるもので
ある。セル３はマスターセルと見なされ、一方、セル４
はスレーブセルと見なされる。２つの遅延セル３および
４の入力端は、２つのデュアル入力形ＮＯＲゲート６お
よび７の出力端に接続されている。
４に対し電源電圧に比例する同一の電流を加えるもので
ある。セル３はマスターセルと見なされ、一方、セル４
はスレーブセルと見なされる。２つの遅延セル３および
４の入力端は、２つのデュアル入力形ＮＯＲゲート６お
よび７の出力端に接続されている。
【００５６】ＮＯＲゲート６の入力端の一方は、入力ク
ロック信号ＣＬＯＣＫＩＮに接続されているが、ＮＯＲ
ゲート７はその入力端の一つでインバータ８により反転
されたＣＬＯＣＫＩＮ信号を受ける。ＮＯＲゲート６の
他方の入力端は、遅延セル４のインバータＩＮＶ４の出
力端に接続されているが、ＮＯＲゲート７の他方の入力
端は遅延セル３のインバータＩＮＶ３の出力端に接続さ
れている。
ロック信号ＣＬＯＣＫＩＮに接続されているが、ＮＯＲ
ゲート７はその入力端の一つでインバータ８により反転
されたＣＬＯＣＫＩＮ信号を受ける。ＮＯＲゲート６の
他方の入力端は、遅延セル４のインバータＩＮＶ４の出
力端に接続されているが、ＮＯＲゲート７の他方の入力
端は遅延セル３のインバータＩＮＶ３の出力端に接続さ
れている。
【００５７】本例の遅延セル３および４は、回路の電源
電圧の変動と無関係な一定の遅延を生じさせているの
で、位相が逆の入力信号から生じ、回路により発生され
るクロック信号は電源電圧に変動があっても一定のアン
チオーバーラップ期間を有する。
電圧の変動と無関係な一定の遅延を生じさせているの
で、位相が逆の入力信号から生じ、回路により発生され
るクロック信号は電源電圧に変動があっても一定のアン
チオーバーラップ期間を有する。
【００５８】ここに提案した回路は、アンチオーバーラ
ップ２位相ＣＭＯＳクロック発生器を制御するために開
発されたものであるが、電源電圧の変動に左右されない
遅延信号を発生することが必要なデジタル回路分野また
はアナログ回路分野のいずれにおいても、他の用途を有
する。
ップ２位相ＣＭＯＳクロック発生器を制御するために開
発されたものであるが、電源電圧の変動に左右されない
遅延信号を発生することが必要なデジタル回路分野また
はアナログ回路分野のいずれにおいても、他の用途を有
する。
【００５９】以上の説明に関して更に以下の項を開示す
る。 （１）セルの入力端を構成するように、ゲートが互いに
接続された２つの電界効果トランジスタＰ０、Ｎ０のド
レインの間に接続された電流源（Ｉ）と、遅延すべき信
号の前縁または後縁のいずれを遅延すべきかに応じて、
電流源（Ｉ）のターミナルの一方または他方にリンクさ
れたインバータ（ＩＮＶ）と、インバータ（ＩＮＶ）の
入力端とアースとの間に接続され電源電圧に比例し、か
つ電流源により送られる電流（Ｉ）に反比例する遅延時
間（Ｔｅ）を定めるためのコンデンサ（Ｃ）とから形成
された少なくとも一つの遅延セルを備えた遅延回路にお
いて、電流を調節するための回路Ｃｉ、Ｃｕ、Ｓ１、Ｓ
３、ＡＭＰＬＯ、Ｐ１を更に備え、電流源により送られ
る電流が回路の電源電圧に比例することを特徴とする遅
延回路。
る。 （１）セルの入力端を構成するように、ゲートが互いに
接続された２つの電界効果トランジスタＰ０、Ｎ０のド
レインの間に接続された電流源（Ｉ）と、遅延すべき信
号の前縁または後縁のいずれを遅延すべきかに応じて、
電流源（Ｉ）のターミナルの一方または他方にリンクさ
れたインバータ（ＩＮＶ）と、インバータ（ＩＮＶ）の
入力端とアースとの間に接続され電源電圧に比例し、か
つ電流源により送られる電流（Ｉ）に反比例する遅延時
間（Ｔｅ）を定めるためのコンデンサ（Ｃ）とから形成
された少なくとも一つの遅延セルを備えた遅延回路にお
いて、電流を調節するための回路Ｃｉ、Ｃｕ、Ｓ１、Ｓ
３、ＡＭＰＬＯ、Ｐ１を更に備え、電流源により送られ
る電流が回路の電源電圧に比例することを特徴とする遅
延回路。
【００６０】（２）電流源（ＩＯ）により送られる電流
と所定の関係にある電圧（Ｖｃ）を第１のクロック期間
（ＣＫ）の間に発生するための手段Ｃ１、Ｃｕ、Ｓｉ
と、第１のクロック期間の相補的時間である第２のクロ
ック期間（ＣＫＢ）の間に電流源により送られる電流に
関連した電圧（Ｖｅ）と電源電圧の何分の一（Ｖｄｄ／
２）とを比較し、電流源により送られる電流に関連した
電圧（Ｖｃ）と回路の電源電圧の前記分数とを一致させ
るよう前記電流源を制御するためのエラー信号を送出す
るための手段ＡＭＰＬＯ、Ｃｉ、Ｓ２、Ｓ３とを備えた
ことを特徴とする１項に記載の遅延回路。
と所定の関係にある電圧（Ｖｃ）を第１のクロック期間
（ＣＫ）の間に発生するための手段Ｃ１、Ｃｕ、Ｓｉ
と、第１のクロック期間の相補的時間である第２のクロ
ック期間（ＣＫＢ）の間に電流源により送られる電流に
関連した電圧（Ｖｅ）と電源電圧の何分の一（Ｖｄｄ／
２）とを比較し、電流源により送られる電流に関連した
電圧（Ｖｃ）と回路の電源電圧の前記分数とを一致させ
るよう前記電流源を制御するためのエラー信号を送出す
るための手段ＡＭＰＬＯ、Ｃｉ、Ｓ２、Ｓ３とを備えた
ことを特徴とする１項に記載の遅延回路。
【００６１】（３）電流源により送られる電流に関連し
た電圧（Ｖｃ）を発生するための手段は、第１クロック
信号（ＣＫ）により制御される第１スイッチＳ１により
電流源（ＩＯ）に並列に接続された第１および第２コン
デンサＣ１、Ｃｕとを備え、第１コンデンサＣ１は電流
源により送られる電流を固定し、一方第１コンデンサよ
りもキャパシタンスの小さい第２コンデンサＣｕは電源
電圧の何分の一（Ｖｄｄ／２）と比較すべき電圧（Ｖ
ｃ）を定めることを特徴とする２項に記載の遅延回路。
た電圧（Ｖｃ）を発生するための手段は、第１クロック
信号（ＣＫ）により制御される第１スイッチＳ１により
電流源（ＩＯ）に並列に接続された第１および第２コン
デンサＣ１、Ｃｕとを備え、第１コンデンサＣ１は電流
源により送られる電流を固定し、一方第１コンデンサよ
りもキャパシタンスの小さい第２コンデンサＣｕは電源
電圧の何分の一（Ｖｄｄ／２）と比較すべき電圧（Ｖ
ｃ）を定めることを特徴とする２項に記載の遅延回路。
【００６２】（４）電流源により送られる電流に関連し
た電圧（Ｖｃ）と、電源電圧の何分の一（Ｖｄｄ／２）
とを比較するための手段は、第２クロック信号（ＣＫ
Ｂ）により制御されるスイッチＳ３と、第１コンデンサ
Ｃ１をショートするよう設けられた第２クロック信号
（ＣＫＢ）により制御されるスイッチＳ２により第２コ
ンデンサＣｕに並列に接続された第３コンデンサＣｉと
電源電圧の何分の一（Ｖｄｄ／２）と第２クロック期間
（ＣＫＢ）の途中に第２コンデンサＣｕと第３コンデン
サＣｉとの間の電荷の再分配から生じる電圧とを比較す
るための差動アンプＡＭＰＬＯとを備えたことを特徴と
する３項に記載の遅延回路。
た電圧（Ｖｃ）と、電源電圧の何分の一（Ｖｄｄ／２）
とを比較するための手段は、第２クロック信号（ＣＫ
Ｂ）により制御されるスイッチＳ３と、第１コンデンサ
Ｃ１をショートするよう設けられた第２クロック信号
（ＣＫＢ）により制御されるスイッチＳ２により第２コ
ンデンサＣｕに並列に接続された第３コンデンサＣｉと
電源電圧の何分の一（Ｖｄｄ／２）と第２クロック期間
（ＣＫＢ）の途中に第２コンデンサＣｕと第３コンデン
サＣｉとの間の電荷の再分配から生じる電圧とを比較す
るための差動アンプＡＭＰＬＯとを備えたことを特徴と
する３項に記載の遅延回路。
【００６３】（５）２つの電界効果トランジスタＰＯ、
ＮＯのドレインの間に接続された電流源は電流ミラーＮ
１、Ｎ２の電界効果トランジスタＮ２であり、他方の電
界効果トランジスタＮ１は回路の電源電圧（Ｖｄｄ）に
比例した電流（ＩＯ）を正確に再現するための回路Ｃ
２、Ｃ３、Ｃｉ２、Ｓ４、Ｓ５、Ｐ２の出力端に接続さ
れていることを特徴とする１〜４項のいずれかに記載の
遅延回路。
ＮＯのドレインの間に接続された電流源は電流ミラーＮ
１、Ｎ２の電界効果トランジスタＮ２であり、他方の電
界効果トランジスタＮ１は回路の電源電圧（Ｖｄｄ）に
比例した電流（ＩＯ）を正確に再現するための回路Ｃ
２、Ｃ３、Ｃｉ２、Ｓ４、Ｓ５、Ｐ２の出力端に接続さ
れていることを特徴とする１〜４項のいずれかに記載の
遅延回路。
【００６４】（６）ＣＭＯＳ技術により製造されたこと
を特徴とする１〜５項のいずれかに記載の遅延回路。
を特徴とする１〜５項のいずれかに記載の遅延回路。
【００６５】（７）２つの遅延セル３、４とこれら２つ
の遅延セルに共通な電源電圧（Ｖｄｄ）に比例した電流
を発生するための回路５とを備え、これら２つのセルの
２つの入力端にＮＯＲゲート６、７の出力端がそれぞれ
接続され、ＮＯＲゲートの入力端の一つはそれぞれクロ
ック入力信号（ＣＬＯＣＫＩＮ）およびその反転信号を
受けるようになっており、各ゲート６、７の他方の入力
端は遅延セル４、３の出力端に接続されており、セルの
入力端は他方のゲート７、６の出力端に接続されている
１〜６項のいずれかに記載の遅延回路を備えたことを特
徴とするアンチオーバーラップ２位相クロック発生器。
の遅延セルに共通な電源電圧（Ｖｄｄ）に比例した電流
を発生するための回路５とを備え、これら２つのセルの
２つの入力端にＮＯＲゲート６、７の出力端がそれぞれ
接続され、ＮＯＲゲートの入力端の一つはそれぞれクロ
ック入力信号（ＣＬＯＣＫＩＮ）およびその反転信号を
受けるようになっており、各ゲート６、７の他方の入力
端は遅延セル４、３の出力端に接続されており、セルの
入力端は他方のゲート７、６の出力端に接続されている
１〜６項のいずれかに記載の遅延回路を備えたことを特
徴とするアンチオーバーラップ２位相クロック発生器。
【００６６】（８）セルの入力端を構成するよう、ゲー
トが互いに接続された２つの電界効果トランジスタＰ
０、Ｎ０のドレインの間に接続された電流源（Ｉ）と、
遅延すべき信号の前縁または後縁のいずれを遅延すべき
かに応じて、電流源（Ｉ）のターミナルの一方または他
方にリンクされたインバータ（ＩＮＶ）と、インバータ
（ＩＮＶ）の入力端とアースとの間に接続され電源電圧
に比例し、かつ電流源により送られる電流（Ｉ）に反比
例する遅延時間（Ｔｅ）を定めるためのコンデンサＣと
から形成された少なくとも一つの遅延セルを備えた遅延
回路において、電流源により送られる電流が回路の電源
電圧に比例するよう、この電流を調節するための回路Ｃ
ｉ、Ｃｕ、Ｓ１、Ｓ３、ＡＭＰＬＯ、Ｐ１を更に備える
ことを特徴とする遅延回路。
トが互いに接続された２つの電界効果トランジスタＰ
０、Ｎ０のドレインの間に接続された電流源（Ｉ）と、
遅延すべき信号の前縁または後縁のいずれを遅延すべき
かに応じて、電流源（Ｉ）のターミナルの一方または他
方にリンクされたインバータ（ＩＮＶ）と、インバータ
（ＩＮＶ）の入力端とアースとの間に接続され電源電圧
に比例し、かつ電流源により送られる電流（Ｉ）に反比
例する遅延時間（Ｔｅ）を定めるためのコンデンサＣと
から形成された少なくとも一つの遅延セルを備えた遅延
回路において、電流源により送られる電流が回路の電源
電圧に比例するよう、この電流を調節するための回路Ｃ
ｉ、Ｃｕ、Ｓ１、Ｓ３、ＡＭＰＬＯ、Ｐ１を更に備える
ことを特徴とする遅延回路。
【図１】ＡはＣＭＯＳ回路により遅延を生じさせる公知
の手段を示す電気回路図。ＢはＣＭＯＳ回路により遅延
を生じさせる公知の手段を示す電気回路図。Ｃは図１Ａ
の回路の特定の点における信号図。Ｄは図１Ｂの回路の
特定の点における信号図。
の手段を示す電気回路図。ＢはＣＭＯＳ回路により遅延
を生じさせる公知の手段を示す電気回路図。Ｃは図１Ａ
の回路の特定の点における信号図。Ｄは図１Ｂの回路の
特定の点における信号図。
【図２】電源電圧に比例した電流を発生するための本発
明に係わるデバイスの電気回路図。
明に係わるデバイスの電気回路図。
【図３】本発明に係わる遅延デバイスの一実施例の詳細
電気回路図。
電気回路図。
【図４】図３の種々の点における信号波形を示す図。
【図５】ＣＭＯＳデバイスにより図３の回路を構成する
ための電気回路図。
ための電気回路図。
【図６】ＣＭＯＳデジタル回路において使用される２位
相クロックシステムのアンチオーバーラップ期間を制御
するために使用される実施例を示す図。
相クロックシステムのアンチオーバーラップ期間を制御
するために使用される実施例を示す図。
Ｃ、Ｃ１、Ｃｕ、Ｃｉ、Ｃ２、Ｃｉ２ コンデンサ Ｓ１〜Ｓ５ スイッチ ＡＭＰＬＯ アンプ Ｐ０〜Ｐ２、Ｎ０〜Ｎ２ トランジスタ ２ 遅延セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ ペルネ フランス国ニース，ブルヴァール ポル モンテール エスク．ア 58
Claims (1)
- 【請求項１】 セルの入力端を構成するように、ゲート
が互いに接続された２つの電界効果トランジスタ（Ｐ
０、Ｎ０）のドレインの間に接続された電流源（Ｉ）
と、遅延すべき信号の前縁または後縁のいずれを遅延す
べきかに応じて、前記電流源（Ｉ）のターミナルの一方
または他方にリンクされたインバータ（ＩＮＶ）と、前
記インバータ（ＩＮＶ）の入力端とアースとの間に接続
され電源電圧に比例し、かつ、前記電流源により送られ
る電流（Ｉ）に反比例する遅延時間（Ｔｅ）を定めるた
めのコンデンサ（Ｃ）とから形成された少なくとも一つ
の遅延セルを備えた遅延回路において、電流を調節する
ための回路（Ｃｉ、Ｃｕ、Ｓ１、Ｓ３、ＡＭＰＬＯ、Ｐ
１）を更に備え、前記電流源により送られる電流が回路
の電源電圧に比例することを特徴とする遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9214861A FR2699023B1 (fr) | 1992-12-09 | 1992-12-09 | Circuit à retard commandé. |
| FR9214861 | 1992-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232708A true JPH06232708A (ja) | 1994-08-19 |
Family
ID=9436406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308161A Pending JPH06232708A (ja) | 1992-12-09 | 1993-12-08 | 遅延回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5610546A (ja) |
| EP (1) | EP0601935B1 (ja) |
| JP (1) | JPH06232708A (ja) |
| KR (1) | KR100338482B1 (ja) |
| CA (1) | CA2110247A1 (ja) |
| DE (1) | DE69328409T2 (ja) |
| FR (1) | FR2699023B1 (ja) |
| TW (1) | TW246756B (ja) |
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| JP2006352399A (ja) * | 2005-06-15 | 2006-12-28 | Sanyo Electric Co Ltd | 遅延回路 |
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| KR101005156B1 (ko) * | 2003-05-30 | 2011-01-04 | 주식회사 하이닉스반도체 | 지연 회로 |
| JP2006041175A (ja) * | 2004-07-27 | 2006-02-09 | Toshiba Corp | 半導体集積回路装置 |
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| JP2681972B2 (ja) * | 1988-02-26 | 1997-11-26 | 日本電気株式会社 | マスタスライス型半導体集積回路 |
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-
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- 1993-11-29 CA CA002110247A patent/CA2110247A1/en not_active Abandoned
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