KR940017156A - 제어 가능 지연 회로 - Google Patents

제어 가능 지연 회로 Download PDF

Info

Publication number
KR940017156A
KR940017156A KR1019930027069A KR930027069A KR940017156A KR 940017156 A KR940017156 A KR 940017156A KR 1019930027069 A KR1019930027069 A KR 1019930027069A KR 930027069 A KR930027069 A KR 930027069A KR 940017156 A KR940017156 A KR 940017156A
Authority
KR
South Korea
Prior art keywords
current source
current
circuit
capacitor
supply voltage
Prior art date
Application number
KR1019930027069A
Other languages
English (en)
Other versions
KR100338482B1 (ko
Inventor
카르보 피에르
기뇽 파스칼
페르네 필립
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR940017156A publication Critical patent/KR940017156A/ko
Application granted granted Critical
Publication of KR100338482B1 publication Critical patent/KR100338482B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

지연 셀의 입력부를 구성하기 위하여 게이트들이 서로 접속되어 있는 두개의 전계효과 트랜지스터(PO,NO)의 드레인들 사이에 접속된 전류원(Ⅰ)와 지연될 신호의 상승 구간 또는 하강 구간 중 지연되어야할 구간이 어느 것이냐에 따라서 전류원(Ⅰ)의 단자들 중 한쪽 또는 다른 쪽에 연결되는 인버터(INV) 및 전원 전압에 비례하고 상기 전류원에 의해 공급되는 전류(Ⅰ)에 반비례하는 지연시간(Te)를 정의하기 위해 상기 인버터(INV)의 입력과 접지사이에 접속되어 있는 캐패시터(C)로 구성되는 하나 이상의 지연 셀을 포함하는 지연 회로에 있어서, 상기 회로의 전원 전압에 비례하도록 전류원에 의해 공급된 전류를 조정하는 회로(Ci,Cu,S1,S3,AMPLO,P1)을 포함하는 것을 특징으로 하는 지연 회로.

Description

제어 가능 지연 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 지연 장치의 실시예의 상세한 전기 회로도.

Claims (7)

  1. 지연 셀의 입력부를 구성하기 위하여 게이트들이 서로 접속되어 있는 두개의 전계 효과 트랜지스터(PO,NO-의 드레인틀 사이에 접속된 전류원(Ⅰ)와 지연될 신호의 상승 구간 또는 하강 구간 중 지연되어야할 구간이 어느 것이냐에 따라서 전류원(Ⅰ)의 단자들 중 한 쪽 또는 다른 쪽에 연결되는 인버터(INV) 및 전원 전압에 비례하고 상기 전류원에 의해 공급되는 전류(Ⅰ)에 반비례하는 지연 시간(Te)를 정의하기 위해 상기 인버터(INV)의 입력과 접지 사이에 접속되어 있는 캐패시터(C)로 구성되는 하나 이상의 지연 셀을 포함하는 지연 회로에 있어서, 상기 회로의 전원 전압에 비례하도록 전류원에 의해 공급된 전류를 조성하는 회로(Ci,Cu,S1,S3,AMPLO,P1)을 포함하는 것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서, 제1클럭 주기(CK)동안 전류원(10)에 의해 공급된 전류와의 선정된 관계에 의해 연결되는 전압(Vc)을 발생하는 수단(C1,Cu,S1), 및 제1클럭기간에 상보적인 제2클럭주기(CKB)동안 전원 전압의 일부(Vdd/2)와 전류원에 의해 공급된 전류에 연결되는 전압(Ve)를 비교하고 전류원에 의해 공급된 전류에 연결된 전압(Vc)와 회로의 전원 전압의 상기 일부가 동일하도록 하기 위한 상기 전류원의 제어를 위해 에러 신호를 전송하는 수단(AMPLO,Ci,S2,S3)을 포함하는 것을 특징으로 하는 지연 회로.
  3. 제2항에 있어서, 전류원에 의해 전달되는 전류와 연결되는 전압(Vc)를 발생하는 수단이 제1클럭신호(CK)에 의해 제어되는 제1스위치(S1)에 의해서 전류원(I0)에 병렬로 연렬된 제1및 제2캐패시터(C1,Cu)를 포함하며, 상기 제1캐패시터(C1)은 전류원에 의해 전달되는 전류를 일정하게 하고 상기 제1캐패시터 보다 용량이 작은 제2캐패시터(Cu)는 전원 전압의 일부(Vdd/2)와 비교될 전압(Vc)를 설정하는 것을 특징으로 하는 지연 회로.
  4. 제3항에 있어서, 전류원에 의해 전달되는 전류에 연결되는 전압(Vc)를 전원 전압의 일부(Vdd/2)와 비교하는 수단이 제2클럭 신호(CKB)에 의해 제어되는 스위치(S3)에 의해 제어되는 스위치(S3)에 의해 제2커패시터(Cu)와 병렬로 접속되는 제3캐패시터(Ci), 상기 제1캐패시터(C1)을 단락 회로로 만들기 위해 상기 제2클럭신호(CKB)에 의해 제어되는 스위치(S3), 및 제2클럭 주기(CKB)중에 제2캐패시터(Cu)와 제3캐패시터(Ci)사이의 전하의 재분배로 인한 전압과 전원 전압의 일부(Vdd/2)를 비교하는 차동 증폭기(AMPLO)를 포함하는 것을 특징으로 하는 지연회로.
  5. 제1항 내지 제4항중 임의의 한 항에 있어서, 두개의 전계효과 트랜지스터(PO,NO)의 드레인들 간에 연결된 전류원이 전류 미러(N1,N2)의 전계 효과 트랜지스터(N2)이며, 다른 전계 효과 트랜지스터(N1)이 회로의 전원 전압(Vdd)에 비례하는 전류(IO)을 정확히 복제하기 위한 회로(C2,C3,Ci2,S4,S5,P2)의 출력에 접속되는 것을 특징으로 하는 지연 회로.
  6. 제1항 내지 제5항 중 임의의 한 항에 있어서, 지연 회로는 CMOS 기술로 생산되는 것을 특징으로 하는 지연 회로.
  7. 두개의 지연 셀(3,4), 이를 셀에 공통인 전원 전압(Vdd)에 비례하는 전류를 발생하는 회로(5)을 포함해서 제1항 내지 제6항 중 임의의 한 항에 따른 지연 회로를 구비하며, 이들 두 셀의 두 입력부에는 NOR 게이트(6,7)의 출력이 각각 접속되어 있어서, 그들의 입력부 각각으로 클럭 입력 신호(CLOCKIN)과 그의 역을 수신하며 게이트(6,7) 각각의 다른 입력부는 지연 셀(4,3)의 출력이 접속되고, 지연 셀(4,3)의 입력은 다른 게이트(7,6)의 출력에 접속되는 것을 특징으로 하는 중첩 방지 이중 위상 클럭 발생기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930027069A 1992-12-09 1993-12-09 제어가능지연회로 KR100338482B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9214861A FR2699023B1 (fr) 1992-12-09 1992-12-09 Circuit à retard commandé.
FR9214861 1992-12-09

Publications (2)

Publication Number Publication Date
KR940017156A true KR940017156A (ko) 1994-07-26
KR100338482B1 KR100338482B1 (ko) 2002-08-21

Family

ID=9436406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930027069A KR100338482B1 (ko) 1992-12-09 1993-12-09 제어가능지연회로

Country Status (8)

Country Link
US (1) US5610546A (ko)
EP (1) EP0601935B1 (ko)
JP (1) JPH06232708A (ko)
KR (1) KR100338482B1 (ko)
CA (1) CA2110247A1 (ko)
DE (1) DE69328409T2 (ko)
FR (1) FR2699023B1 (ko)
TW (1) TW246756B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453886B1 (ko) * 1997-07-29 2004-12-17 삼성전자주식회사 링 오실레이터

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1283363B1 (it) * 1996-07-30 1998-04-17 Sgs Thomson Microelectronics Rete a ritardo asimmetrico e impulsivo e relativo generatore di impulsi costanti
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
JP3714762B2 (ja) * 1997-03-19 2005-11-09 富士通株式会社 遅延回路および半導体記憶装置
US6067648A (en) * 1998-03-02 2000-05-23 Tanisys Technology, Inc. Programmable pulse generator
US6307417B1 (en) 1999-08-24 2001-10-23 Robert J. Proebsting Integrated circuit output buffers having reduced power consumption requirements and methods of operating same
US6356132B1 (en) 2000-01-31 2002-03-12 Agere Systems Guardian Corp. Programmable delay cell
US6348827B1 (en) * 2000-02-10 2002-02-19 International Business Machines Corporation Programmable delay element and synchronous DRAM using the same
US6549042B2 (en) 2000-06-23 2003-04-15 Integrated Device Technology, Inc. Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same
US7019576B1 (en) * 2003-03-24 2006-03-28 Cypress Semiconductor Corporation Delay circuit that scales with clock cycle time
KR101005156B1 (ko) * 2003-05-30 2011-01-04 주식회사 하이닉스반도체 지연 회로
JP2006041175A (ja) * 2004-07-27 2006-02-09 Toshiba Corp 半導体集積回路装置
JP4810132B2 (ja) * 2005-06-15 2011-11-09 三洋電機株式会社 遅延回路およびリップルコンバータ
JP2006352398A (ja) * 2005-06-15 2006-12-28 Sanyo Electric Co Ltd 遅延回路
US7705600B1 (en) 2006-02-13 2010-04-27 Cypress Semiconductor Corporation Voltage stress testing of core blocks and regulator transistors
DE102006049233B4 (de) * 2006-10-18 2008-06-26 Texas Instruments Deutschland Gmbh Schaltkreis zur Erzeugung von sich überlappenden Signalen
JP5224942B2 (ja) 2008-06-30 2013-07-03 キヤノン株式会社 固体撮像装置
JP5389524B2 (ja) * 2009-05-14 2014-01-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 遅延回路
JP2010273186A (ja) * 2009-05-22 2010-12-02 Renesas Electronics Corp 遅延回路
JP5967362B2 (ja) * 2012-06-29 2016-08-10 セイコーＮｐｃ株式会社 遅延回路
JP2021129255A (ja) * 2020-02-17 2021-09-02 ミツミ電機株式会社 パルス信号送信回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704547A (en) * 1984-12-10 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories IGFET gating circuit having reduced electric field degradation
US4617477A (en) * 1985-05-21 1986-10-14 At&T Bell Laboratories Symmetrical output complementary buffer
JPS62180607A (ja) * 1986-02-04 1987-08-07 Fujitsu Ltd 半導体集積回路
JP2681972B2 (ja) * 1988-02-26 1997-11-26 日本電気株式会社 マスタスライス型半導体集積回路
US5068553A (en) * 1988-10-31 1991-11-26 Texas Instruments Incorporated Delay stage with reduced Vdd dependence
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
DE4004135A1 (de) * 1990-02-10 1991-08-14 Thomson Brandt Gmbh Frequenzgangkompensierte schaltung
US5117130A (en) * 1990-06-01 1992-05-26 At&T Bell Laboratories Integrated circuits which compensate for local conditions
US5066868A (en) * 1990-08-13 1991-11-19 Thomson Consumer Electronics, Inc. Apparatus for generating phase shifted clock signals
KR940005004B1 (ko) * 1991-03-21 1994-06-09 삼성전자 주식회사 신호지연회로
US5214320A (en) * 1992-06-12 1993-05-25 Smos Systems, Inc. System and method for reducing ground bounce in integrated circuit output buffers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100453886B1 (ko) * 1997-07-29 2004-12-17 삼성전자주식회사 링 오실레이터

Also Published As

Publication number Publication date
DE69328409D1 (de) 2000-05-25
FR2699023B1 (fr) 1995-02-24
CA2110247A1 (en) 1994-06-10
US5610546A (en) 1997-03-11
DE69328409T2 (de) 2000-09-21
EP0601935A1 (en) 1994-06-15
KR100338482B1 (ko) 2002-08-21
FR2699023A1 (fr) 1994-06-10
EP0601935B1 (en) 2000-04-19
TW246756B (ko) 1995-05-01
JPH06232708A (ja) 1994-08-19

Similar Documents

Publication Publication Date Title
KR940017156A (ko) 제어 가능 지연 회로
US5051630A (en) Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations
KR950022129A (ko) 대칭 출력을 가진 전압 제어 발진기 및 상기 발진기에 사용된 논리 게이트
KR900005455A (ko) 레벨 변환 기능을 갖는 출력버퍼회로
KR870006701A (ko) 출력제한 전류비를 제공하는 출력버퍼 및 제어회로
KR890009090A (ko) 집적 전압 증배기 회로
KR940004955A (ko) 반도체 소자의 입력 전이 검출회로
KR920005319A (ko) 반도체소자의 고전압 발생회로
KR880001108A (ko) Cmos 입력회로
US4894560A (en) Dual-slope waveform generation circuit
KR950007287A (ko) 디지탈 신호 처리용 지연 회로
GB1435973A (en) Logic circuits utilizing insulated gate field effect transistors
KR860007783A (ko) 개선된 출력특성을 갖는 비교기 회로
KR890010903A (ko) 고집적도 메모리용 모드 선택회로
KR910002127A (ko) 전원절환회로
KR880005750A (ko) 제어펄스 발생회로
US4472645A (en) Clock circuit for generating non-overlapping pulses
US4370628A (en) Relaxation oscillator including constant current source and latch circuit
KR890016665A (ko) 바이플라 트랜지스터와 mosfet를 갖는 반도체집적회로
US3902141A (en) Quartz oscillator having very low power consumption
KR19990088212A (ko) 상보신호를발생하기위한회로장치
KR950007264A (ko) 링 오실레이터형 전압제어발진기
KR960702698A (ko) 전자 회로(CMOS input with Vcc compensated dynamic threshold)
KR930006875A (ko) 집적회로
KR970705234A (ko) 가변지연회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120427

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee