KR100453886B1 - 링 오실레이터 - Google Patents

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Abstract

본 발명은 링 오실레터에 관한 것으로서, 더 구체적으로는 고전압 펌핑 회로의 클럭 신호를 제공하기 위한 링 오실레이터에 관한 것으로서, 링 오실레이터 클럭 신호를 인가받고, 이를 반전시켜 반전 신호를 발생하는 반전 수단과; 외부로부터 바이어스 전압을 인가받고, 상기 반전 신호를 인가받아 이를 지연 및 반전시켜 출력하는 지연 및 반전 수단을 포함하여 N 개가 직렬 연결된 지연 수단들과; 외부로부터 활성화되는 링 오실레이터 인에이블 신호를 인가받고, 상기 지연 수단들중에 제 N 지연 수단의 지연신호를 반전시켜 제 1 지연 수단으로 이를 전달하는 반전 수단을 포함한다.

Description

링 오실레이터(ring oscillator)
본 발명은 링 오실레이터(ring oscillator)에 관한 것으로서, 더 구체적으로는 일정한 주파수를 갖는 클럭 신호를 얻기 위한 링 오실레이터에 관한 것이다.
도 1은 링 오실레이터의 구성을 보여주는 블록도이다. 일반적으로 링 오실레이터는 클럭 신호(clock)를 만들어 내는 것으로서, 여러개의 지연 회로들(1∼N)을 직렬 연결하고, 마지막 지연 회로(N)의 출력 신호(OSC)와 인에이블 신호(enable)를 조합하여 이를 다시 제 1 지연 회로(1)의 입력 신호로 전달함으로써, 동작을 수행한다. 상기 각 지연회로(N)는 도 2a에 도시된 바와 같이 NMOS 트랜지스터와, PMOS 트랜지스터로 이루어진 CMOS 인버터(CMOS invertor)와 그 출력단에 연결되는 커패시터(capacitor)로 구성되며, 도 2b와 같이 MOS 트랜지스터들(MP1', MN1'), 저항(R), 그리고 커패시터(C)로 구성된 지연회로를 설계할 수도 있다. - 상기와 같은 구성을 갖는 지연 회로들(1∼N)은 신호를 반전시키는 기능을 하는 인버터를 구비하므로 각 지연 회로의 입력신호(IN)와 반전신호(PUT)는 위상이 반전되어 짝수개로 직렬 연결되어야만 한다. -
그러나, 상술한 바와 같은 지연 회로들(1∼N)을 사용하게 되면, 인가되는 전원전압(supply voltage)에 따라 딜레이 시간(delay time)이 일정치가 않아 각기 다른 링 오실레이터의 출력 주파수가 발생하게 된다. 지연 회로의 전원전압이 상승하면, 딜레이 시간이 줄어들고, 반대로 전원전압이 하강하면 지연시간이 증가하게 됨으로써, 이를 이용하는 링 오실레이터는 전원 전압이 상승하면 출력 주파수가 높아지고, 전원전압이 하강하면 출력 주파수가 하강하게 된다. 이는 CMOS 인버터의 구동 능력이 낮아지는 전원전압에 따라 떨어지기 때문이다.
본 발명의 목적은 전원전압에 상관없이 링 오실레이터로부터 일정한 주파수를 갖는 클럭 신호를 발생하기 위함이다.
도 1은 링 오실레이터의 구성을 보여주는 블록도:
도 2a는 종래의 기술에 따른 도 1의 지연 회로의 구성을 보여주는 회로도:
도 2b는 종래의 기술에 따른 도 1의 지연 회로의 구성을 보여주는 회로도:
도 3은 본 발명의 실시예에 따른 링 오실레이터의 구성을 보여주는 블록도:
*도면의 주요부분에 대한 부호 설명
1∼N : 지연 회로 110 : 반전 회로
120 : 지연 및 반전 회로 130 : 조합 회로
1a : 전원단자 1b : 접지단자
(구성)
본 발명의 일 특징에 의하면, 링 오실레이터 클럭 신호를 인가받고, 링 오실레이터 클럭 신호를 인가받고, 이를 반전시켜 반전 신호를 발생하는 반전 수단과, 외부로부터 바이어스 전압을 인가받고, 상기 반전 신호를 인가받아 이를 지연 및 반전시켜 출력하는 지연 및 반전 수단을 포함하여 N 개가 직렬 연결된 지연 수단들과, 외부로부터 활성화되는 링 오실레이터 인에이블 신호를 인가받고, 상기 지연 수단들 중에 제 N 지연 수단의 지연신호를 반전시켜 제 1 지연 수단으로 이를 전달하는 반전 수단을 포함한다.
바람직한 실시예에 있어서, 상기 N은 양의 정수인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 반전 수단은 제 1 반전 신호가 전달되는 제 1 노드와, 게이트에 상기 클럭신호가 인가되고, 상기 전원단자와 제 1 노드에 소오스와 드레인이 각각 접속되는 PMOS 트랜지스터와, 게이트가 상기 PMOS 트랜지스터의 게이트와 상호접속되어 상기 클럭 신호를 인가받고, 드레인과 소오스가 상기 제 1 노드와 접지단자에 각각 접속되는 NMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 지연 및 반전 수단은 지연 신호가 전달되는 제 2 노드와, 게이트에 상기 반전신호가 인가되고, 상기 전원단자와 제 2 노드사이에 채널이 형성되는 제 2 PMOS 트랜지스터와, 게이트에 바이어스 전압이 인가되고, 드레인이 상기 제 2 노드에 접속되는 제 2 NMOS 트랜지스터와, 게이트가 상기 제 2 PMOS 트랜지스터의 게이트와 상호접속되어 제 1 반전신호를 인가받고, 드레인이 상기 제 2 NMOS 트랜지스터의 소오스에 접속되고, 소오스가 접지된 제 3 NMOS 트랜지스터와, 일단이 상기 제 2 노드에 접속되고, 타단이 접지단자에 접속되는 커패시터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 NMOS 트랜지스터의 사이즈가 상기 제 2 PMOS 트랜지스터와 제 3 NMOS 트랜지스터들이 사이즈보다 작은 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 반전 수단은 일입력단에 상기 제 N 지연 수단의 지연신호가 인가되고, 타입력단에 링 오실레이터 인에블 신호가 인가되어 오실레이터 클럭 신호를 출력하는 낸드게이트를 포함한다.
이와 같은 장치에 의해서 고전압 펌핑 회로는 링 오실레이터로부터 전원전압에 영향을 받지않고 독립적으로 일정 주파수를 갖는 클럭 신호를 공급받을 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 3에 의거하여 설명한다.
도 3은 본 발명에 따른 링 오실레이터의 구성을 보여주는 블록도이다.
링 오실레이터는 복수개의 지연회로들(1∼N)과 조합회로(130)를 포함하고, 상기 지연회로들(1∼N)은 각각 반전 회로(110), 지연 및 반전 회로(120)를 구비하며, 제 1 반전 회로(110)는 게이트들이 제 1 노드(N1)에 상호 접속되어 전원전압(VDD)이 인가되는 전원단자와 접지전압(VSS)이 인가되는 접자단자사이에 직렬 연결되는 P채널과 N채널을 갖는 MOS 트랜지스터들(MP1, MN1)을 구비한다. 그리고 지연 및 반전 회로(120)는 게이트에 제 1 반전 신호가 인가되고 상기 전원단자(1a)와 제 2 노드(N2)에 각각 접속되는 소오스와 드레인을 갖는 PMOS 트랜지스터(MP2)와, 게이트에 바이어스 전압(Bias)이 인가되고 드레인이 상기 PMOS 트랜지스터(MN2)의 드레인에 접속되는 NMOS 트랜지스터를 포함하고, 게이트가 상기 제 1 노드에 접속되고 소오스가 접지된 NMOS 트랜지스터와 제 2 노드와 접지사이에 연결되는 커패시터(C)를 구비하고 있다. 그리고 상기 조합회로(130)는 제 N 지연회로(N)의 지연신호와 인에이블 신호(enable)를 조합하여 링 오실레이터 클럭 신호를 출력하는 낸드 게이트로 구비된다. 상기 지연 회로들(1∼N)은 서로 동일한 구성을 갖고 있으므로 제 1 지연회로를 제외한 타 지연회로에 대한 설명은 생략하기로 한다.
상술한 바와 같은 구성을 갖는 링 오실레이터의 클럭 발생 동작을 설명한다.
제 1 지연 회로의 반전회로(110)는 입력되는 클럭신호(OSC)를 반전시켜 반전신호를 발생하며, 상기 반전 회로(110)의 출력단에 연결되는 지연 및 반전 회로(120)는 반전 신호를 지연 및 반전시켜 지연신호를 출력함으로써 이는 다음 지연 회로(N)의 반전 회로에 입력 신호로 전달된다. 이때 상기 각 지연 회로(N)는 반전 회로와 지연 및 반전 회로(120)를 포함하고 있기 때문에 지연 회로(N)의 입력 신호(IN)와 출력 신호(OUT)는 동일한 위상을 가지고, 이에 따라 지연 회로들(1∼N)의 수는 짝수, 홀수에 상관없다. 상기 지연 및 반전되어 발생되는 지연신호는 다음 제 2 지연 회로(2)를 통해 반전 및 지연되어 마지막 지연회로(N)에 까지 전달된다. 제 N 지연회로(N)의 출력신호는 지연되된 후에 발생된 클럭 신호로서 이는 다시 제 1 지연 회로(1)의 입력단으로 전달된다.
상기 지연 및 반전 회로의 NMOS 트랜지스터의 사이즈(W/L : aspect ratio)는 PMOS 트랜지스터, NMOS 트랜지스터들의 사이즈보다 상대적으로 작도록 설계한다. 이때, 제 1 지연 회로(1)의 반전회로(11)에 VDD 레벨의 ″H″신호가 인가된다고 하면, NMOS 트랜지스터(MN1)가 도통되어 VSS레벨의 제 1 반전 신호인 ″L″가 출력되며, 상기 반전신호는 지연 및 반전 회로(120)에 인가됨으로써 PMOS 트랜지스터(MP2)가 턴온되어 빠른 시간안에 커패시터(C)가 챠지(chrge)되어 ″H″의 지연 신호가 출력된다. 이는 동일한 구성을 지닌 제 2 지연회로(2)에 전달되어 상기와 같은 동일한 동작을 수행한다. 반면에 상기 제 1 지연 회로(1)에 VSS레벨의 ″L″의 입력 신호(IN)가 인가된다면, 제 1 반전 회로(110)의 PMOS 트랜지스터(MP1)는 턴온되어 VDD 레벨의 제 1 반전 신호인 ″H″가 발생되고, 이는 다시 지연 및 반전 회로(120)에 인가됨으로써 NMOS 트랜지스터(MN3)를 턴온시켜 커패시터(C)를 접지로 방전(discharge)시킨다.
계속해서, 상기 지연 및 반전 회로의 NMOS 트랜지스터는 게이트에 소정 레벨의 바이어스 전압이 인가되고 있어 항상 턴-온 상태를 유지하게 한다. 이로써 지연 및 반전 회로(120)에 ″H″신호가 인가되더라도 외부 전원전압에 상관없이 항상 일정한 양의 전류가 NMOS 트랜지스터를 통해 흐르게 된다. 그러므로 방전 속도(voltage/sec)는 전원전압레벨에 상관없이 일정하며, 이는 동일한 구성을 갖는 각 지연 회로(N)에서도 수행되어 마지막 지연 회로(N)로부터 발생되는 지연 신호와 인에이블 신호(enable)를 조합하게 되면, 전원전압(VDD)의 레벨과는 무관하게 일정한 링 오실레이터 클럭 주파수(OSC)를 얻을 수 있다. 상기 NMOS 트랜지스터(MN2)에는 적어도 상기 NMOS 트랜지스터(MN2)를 턴-온시킬 수 있는 바이어스 전압이 게이트로 인가되어야만 하고, 이는 전원전압(VDD)의 레벨에 상관없이 일정 레벨의 바이어스 전압만을 인가하면 항상 일정한 양의 전류가 흐르게 된다.
그 결과, 지연 회로들은 바이어스 전압(Bias)에 의해 항상 일정한 양의 전류가 흐르도록하여 일정 주파수를 갖는 링 오실레이터 클럭 신호를 얻을 수 있다.
상기와 같이, 외부로부터 인가되는 전원전압이 상승하거나 하강할 때, 이에 따라 지연시간이 달라지지 않고 외부로부터 인가되는 바이어스 전압에 의해 커패시터의 전하가 일정하게 접지로 흘러 안정된 주파수를 갖는 클럭 신호를 얻을 수 있는 효과가 있다.

Claims (6)

  1. 링 오실레이터 클럭 신호(OSC)를 인가받고, 이를 반전시켜 반전 신호를 발생하는 반전 수단(110)과;
    외부로부터 바이어스 전압을 인가받고, 상기 반전 신호를 인가받아 이를 지연 및 반전시켜 출력하는 지연 및 반전 수단(120)을 포함(Bias)하여 N 개가 직렬 연결된 지연 수단들(1∼N)과;
    외부로부터 활성화되는 링 오실레이터 인에이블 신호를 인가받고, 상기 지연 수단들중에 제 N 지연 수단의 지연신호를 반전시켜 제 1 지연 수단으로 이를 전달하는 반전 수단을 포함하는 링 오실레이터.
  2. 제 1 항에 있어서,
    상기 N은 양의 정수인 것을 특징으로 하는 링 오실레이터.
  3. 제 1 항에 있어서,
    상기 반전 수단(110)은
    제 1 반전 신호가 전달되는 제 1 노드(N1)와;
    게이트에 상기 클럭신호(OSC)가 인가되고, 상기 전원단자(1)와 제 1 노드(N1)에 소오스와 드레인이 각각 접속되는 PMOS 트랜지스터(MP1)와;
    게이트가 상기 PMOS 트랜지스터(MP1)의 게이트와 상호접속되어 상기 클럭 신호(OSC)를 인가받고, 드레인과 소오스가 상기 제 1 노드(N1)와 접지단자(2)에 각각 접속되는 NMOS 트랜지스터(MN1)를 포함하는 링 오실레이터.
  4. 제 1 항에 있어서,
    상기 지연 및 반전 수단(120)은
    지연 신호가 전달되는 제 2 노드(N2)와;
    게이트에 상기 반전신호가 인가되고, 상기 전원단자(1)와 제 2 노드(N2)사이에 채널이 형성되는 제 2 PMOS 트랜지스터(MP2)와;
    게이트에 바이어스 전압(Bias)이 인가되고, 드레인이 상기 제 2 노드(N2)에 접속되는 제 2 NMOS 트랜지스터(MN2)와;
    게이트가 상기 제 2 PMOS 트랜지스터(MP2)의 게이트와 상호접속되어 제 1 반전신호를 인가받고, 드레인이 상기 제 2 NMOS 트랜지스터(MN2)의 소오스에 접속되고, 소오스가 접지된 제 3 NMOS 트랜지스터(MN3)와;
    일단이 상기 제 2 노드(N2)에 접속되고, 타단이 접지단자에 접속되는 커패시터(C)를 포함하는 링 오실레이터.
  5. 제 4 항에 있어서,
    상기 제 2 NMOS 트랜지스터(MN2)의 사이즈가 상기 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)들의 사이즈보다 작은 것을 특징으로 하는 링 오실레이터.
  6. 제 1 항에 있어서,
    상기 반전 수단(130)은
    일입력단에 상기 제 N 지연 수단(N)의 지연신호가 인가되고, 타입력단에 링 오실레이터 인에블 신호(enable)가 인가되어 오실레이터 클럭 신호(OSC)를 출력하는 낸드게이트(ND)를 포함하는 링 오실레이터.
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