KR100328789B1 - 상보 신호를 발생하기 위한 회로 장치 - Google Patents

상보 신호를 발생하기 위한 회로 장치 Download PDF

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Abstract

본 발명은 상보 신호를 발생하기 위한 회로 장치에 관한 것으로, 상기 장치에서 입력 신호(IN)는 입력 단자(5)로부터 제 1경로내에서는 직렬 소자(2)를 통해 제 1출력 단자(7)로 가이드되고, 제 1경로에 대해 병렬로 배치된 제 2경로내에서는 인버터(1)를 통해 제 2출력 단자(6)로 가이드된다. 제 1 및 제 2출력 단자(7, 6)는 보상 장치(8)를 통해 제 1 또는 제 2출력 노드(CLKN, CLKP)에 연결되며, 상기 보상 장치(8)는 제 1 및 제 2경로에서의 신호(C2, C1)의 상이한 시간 지연을 보상한다.

Description

상보 신호를 발생하기 위한 회로 장치 {CIRCUIT ARRANGEMENT FOR GENERATING COMPLEMENTARY SIGNALS}
본 발명은 상보 신호를 발생하기 위한 회로 장치에 관한 것으로, 상기 장치에서 입력 신호는 입력 단자로부터 제 1경로내에서는 직렬 소자를 통해 제 1출력 단자로 가이드되고, 제 1경로에 대해 병렬로 배치된 제 2경로내에서는 인버터를 통해 제 2출력 단자로 가이드된다.
이 경우 직렬 소자란, 특히 트랜스퍼 게이트 또는 스위치와 같이 입력 및 출력을 가진 부재이다. 상기 방식의 직렬 소자는 예를 들어 n-채널-MOS-트랜지스터와 p-채널-MOS-트랜지스터의 병렬 회로를 포함하며, 이 트랜지스터들의 소스 및 드레인이 각각 서로 연결되고, 상기 트랜지스터들의 게이트가 서로에 대해 반전된 신호로 구동됨으로써, 결과적으로 직렬 소자는 제어 신호에 따라 도통되거나 또는 차단된다.
서문에 언급된 방식의 종래의 회로 장치가 제 1경로에서는 직렬 소자를 포함하고 제 1경로에 대해 병렬로 배치된 제 2경로에서는 인버터를 포함함으로써, 서로에 대해 상보적인 신호들이 직렬 소자 및 인버터를 통해 하나의 입력 신호로부터 얻어진다.
상보 출력 신호를 제공하기 위해서는 상기 방식의 회로 장치가 다만 하나의 인버터 및 직렬 소자를 필요로 하기 때문에, 이러한 회로 장치는 간단하게 구성된다. 그러나 시간 임계적인 적용예에서는 종래의 회로 장치가 현저한 단점을 갖는다: 신호들이 직렬 소자 및 인버터를 통해 겪게 되는 지연이 프로세스의 결과 서로 현저한 차이를 나타낸다. 프로세스 윈도우에 의해 야기된, 서로에 대해 상보적인 신호의 상기와 같은 시간적 차이는 실제로 제거될 수 없으며, 이것은 예컨대 DLL(Delayed Locked Loop, 지연 로크 루프)에서와 같은 언급된 시간 임계적인 적용예에서는 매우 바람직하지 않다. 이것은 인버터 및 직렬 소자를 포함하는 종래의 회로 장치가 고도의 정밀한 적용예에서는 만족스럽게 사용될 수 없음을 의미한다.
본 발명의 목적은 상보 신호를 발생하기 위한 회로 장치를 제공하는 것이며, 상기 회로 장치에서 상보 신호들은 프로세스 윈도우를 통해 가급적 서로 일치된다.
도 1은 본 발명에 따른 회로 장치의 실시예.
도 2는 종래의 회로 장치의 회로도.
* 도면의 주요 부분에 대한 간단한 설명 *
1 : 인버터 2, 9 - 12 : 직렬 소자(pass element)
3, 13 - 16 : p-채널-MOS-트랜지스터
4, 17 - 20 : n-채널-MOS-트랜지스터
5 : 입력 단자 6 : 제 2출력 단자
7 : 제 1출력 단자 8 : 보상 장치
C1, C2 : 신호
CLKN : 제 1출력 노드 CLKP : 제 2출력 노드
상기 목적은 서문에 언급된 방식의 회로 장치에서 본 발명에 따라, 제 1출력 단자 및 제 2출력 단자가 보상 장치를 통해 제 1출력 노드 및 제 2출력 노드와 연결되며, 상기 보상 장치가 제 1경로 및 제 2경로에서의 신호의 상이한 시간 지연을 보상함으로써 달성된다.
그럼으로써 본 발명은 지금까지의 선행 기술과 완전히 다른 방법을 제시한다: 인버터 및 직렬 소자에 의해 야기된 시간 지연을 서로 조정하는 방법을 꾀하려는 노력 대신, 2개 경로에서의 상이한 시간 지연을 보상하기 위해 보상 장치의 시간 지연을 충분히 이용함으로써, 결과적으로 2개 출력 노드에서의 입력 신호의 지연이 프로세스 윈도우를 통해 더 우수하게 서로 일치하게 된다.
상기 보상 장치는 바람직하게 추가의 직렬 소자로 이루어진다. 이미 서문에 언급한 바와 같이, 각각의 직렬 소자는 n-채널-MOS-트랜지스터 및 상기 트랜지스터에 병렬로 배치된 p-채널-MOS-트랜지스터를 포함한다.
본 발명의 개선예에서, 제 1경로의 출력 단자는 제 1부가 직렬 소자의 제 1 p-채널-MOS-트랜지스터의 게이트, 제 2부가 직렬 소자의 제 1 n-채널-MOS-트랜지스터의 게이트, 제 3부가 직렬 소자의 제 2 p-채널-MOS-트랜지스터의 게이트 및 제 4부가 직렬 소자의 제 2 n-채널-MOS-트랜지스터의 게이트와 연결되고, 제 2경로의 출력 단자는 제 1부가 직렬 소자의 제 3 n-채널-MOS-트랜지스터의 게이트, 제 2부가 직렬 소자의 제 3 p-채널-MOS-트랜지스터의 게이트, 제 3부가 직렬 소자의 제 4 n-채널-MOS-트랜지스터의 게이트 및 제 4부가 직렬 소자의 제 4 p-채널-MOS-트랜지스터의 게이트와 연결되며, 상기 제 1 및 제 2부가 직렬 소자의 출력 단자는 제 1출력 노드와 연결되고 제 3 및 제 4부가 직렬 소자의 출력 단자는 제 2출력 노드와 연결된다. 이 경우 제 1 및 제 4직렬 소자의 입력 단자에는 제 1공급 전압이 인가되는 한편, 제 2 및 제 3직렬 소자의 입력 단자에는 제 2공급 전압이 인가된다.
시간 지연시 보상된 상보 신호를 2개의 출력 노드에서 발생하기 위해서 본 발명은, 그것의 입력이 제 1및 제 2공급 전압상에 인가되고 그에 따라 고정 전위상에 인가되는 직렬 소자 또는 트랜스퍼 게이트를 사용한다. 4개의 부가 직렬 소자에 의해서는 특히 종래의 회로 장치에 비해서 회로 복잡도가 증대된다. 그러나 이러한 복잡도는 예를 들어 DLL에서와 같이 상보 신호의 높은 시간적 정확성을 요구하는 시간 임계적인 적용예에서는 감수될 수 있는 것이다.
도 2는 p-채널-MOS-트랜지스터(3) 및 n-채널-MOS-트랜지스터(4)를 포함하는 직렬 소자(2) 및 인버터(1)를 포함하는 회로 장치를 보여준다. 트랜지스터(3, 4)의 각각의 소스 또는 드레인은 상호 접속되며 서로에 대해 병렬로 배치된다. 트랜지스터(3, 4)의 게이트에는 공급 전압(VSS 및 VDD)의 고정 전위가 제공된다.
입력 신호(IN)는 입력 단자(5)로부터 인버터(1) 또는 직렬 소자(2)를 통해 제 1출력 단자(6) 또는 제 2출력 단자(7)로 보내진다. 프로세스 윈도우에 의해 야기된 인버터(1) 또는 직렬 소자(2)에 의한 상이한 지연으로 인해 신호(C1 또는 C2)는 출력 단자(6, 7)에서 등시적이 아니라 시간적으로 현저한 차이를 나타내며, 이것은 예를 들어 DLL과 같은 시간 임계적인 적용예에서는 최악의 단점이 된다.
본 발명은 도면을 참조하여 하기에서 자세히 설명된다.
도 2는 이미 서문에서 설명하였다. 도 1에서 서로 상응하는 부품에 대해서는 도 2에서와 동일한 도면 부호가 사용된다.
본 발명이 신호(C1 및 C2) 사이의 시간 지연을 보상하는 보상 장치(8)를 출력 단자(6, 7)에 추가로 제공함으로써, 입력 신호(IN)의 지연이 출력 노드(CLKN, CLKP)에 더 우수하게 일치하게 된다.
보상 장치(8)는 개별적으로 추가의 직렬 소자(9, 10, 11, 12)로 이루어지며, 이 직렬 소자들은 각각 p-채널-MOS-트랜지스터(13, 14, 15 및 16) 및 n-채널-MOS-트랜지스터(17, 18, 19 및 20)를 포함한다. 직렬 소자(9, 10)의 출력 단자들은 출력 노드(CLKN)와 연결되는 한편, 직렬 소자(11, 12)의 출력 단자들은 출력 노드(CLKP)와 연결된다. 직렬 소자(9, 12)의 입력 단자에는 공급 전압(VDD)이 인가되는 한편, 직렬 소자(10, 11)의 입력 단자에는 공급 전압(VSS)이 인가된다.
예를 들어 출력 단자(6)가 '0'이면, p-채널-MOS-트랜지스터(14, 16)는 도통되는 반면, n-채널-MOS-트랜지스터(17, 19)는 차단된다. 이 경우에는 출력 신호(C2)가 '높음으로써', p-채널-MOS-트랜지스터(15, 13)가 차단되는 반면, n-채널-MOS-트랜지스터(18, 20)는 도통된다. 즉, 직렬 소자(10, 12)는 도통되는 반면, 직렬 소자(9, 11)는 차단된다. 출력 단자(6, 7)가 반대 극성인 경우, 즉 출력 단자(C1)가 '하이'이고 출력 신호(C2)가 '로우'인 경우에는 직렬 소자(9, 11)는 도통되는 반면, 직렬 소자(10, 12)는 차단된다.
어떠한 경우에도 입력 신호(IN)가 인버터(1) 및 직렬 소자(2)를 통과한 후에 보상 장치(8)를 통과하고, 상기 보상 장치가 그것의 시간 지연에 의해 인버터(1) 및 직렬 소자(2)의 출력 신호(C1, C2) 사이의 시간 지연을 보상함으로써, 결과적으로 출력 노드(CLKP 또는 CLKN)에서는 그것의 지연이 더 우수하게 일치되는 신호가 얻어진다.
본 발명에 따른 회로 장치에 의해, 프로세스 윈도우를 통해 가급적 서로 일치하는 상보 신호가 발생될 수 있다.

Claims (3)

  1. 입력 신호를 수신하는 입력 단자;
    신호를 전송하는 제 1 경로를 통해 상기 입력 단자에 연결된 제 1 출력 단자;
    상기 입력 단자와 상기 제 1 출력 단자 사이의 상기 제 1 경로에 연결된 직렬 소자(pass element);
    상기 제 1 경로와 병렬로 연결된 제 2 경로를 통해 상기 입력 단자에 연결된 제 2 출력 단자;
    상기 입력 신호를 반전시키기 위해 상기 입력 단자와 상기 상기 제 2 출력 단자사이의 상기 제 2 경로에 연결되며 또한 상기 직렬 소자에 병렬로 연결되는 인버터; 그리고
    상기 제 1 및 제 2 출력 단자에 연결되며, 제 1 출력 노드 및 제 2 출력 노드를 가지며 상기 제 1 경로 및 상기 제 2 경로상의 신호들의 서로 상이한 시간 지연을 보상하는 보상 장치를 포함하며,
    상기 보상 장치는 n-채널-MOS-트랜지스터 및 상기 n-채널-MOS-트랜지스터에 병렬로 연결된 p-채널-MOS-트랜지스터를 각각 갖는 다수의 부가 직렬 소자를 포함하는 상보 신호를 발생시키는 회로 장치.
  2. 제 1 항에 있어서, 상기 부가 직렬 소자들은 제 1 n-채널-MOS-트랜지스터 및 상기 제 1 n-채널-MOS-트랜지스터에 병렬로 연결된 제 1 p-채널-MOS-트랜지스터를 갖는 제 1 부가 직렬 소자, 제 2 n-채널-MOS-트랜지스터 및 상기 제 2 n-채널-MOS-트랜지스터에 병렬로 연결된 제 2 p-채널-MOS-트랜지스터를 갖는 제 2 부가 직렬 소자, 제 3 n-채널-MOS-트랜지스터 및 상기 제 3 n-채널-MOS-트랜지스터에 병렬로 연결된 제 3 p-채널-MOS-트랜지스터를 갖는 제 3 부가 직렬 소자, 및 제 4 n-채널-MOS-트랜지스터 및 상기 제 4 n-채널-MOS-트랜지스터에 병렬로 연결된 제 4 p채널-MOS-트랜지스터를 갖는 제 4 부가 직렬 소자를 포함하며,
    상기 MOS 트랜지스터의 각각은 게이트를 가지며,
    상기 제 1 출력 단자는 상기 제 1 p-채널-MOS-트랜지스터의 상기 게이트, 상기 제 2 n-채널-MOS-트랜지스터의 상기 게이트, 상기 제 3 p-채널-MOS-트랜지스터의 상기 게이트, 및 상기 제 4 n-채널-MOS-트랜지스터의 상기 게이트에 연결되며,
    상기 제 2 출력 단자는 상기 제 1 n-채널-MOS-트랜지스터의 상기 게이트, 상기 제 2 p-채널-MOS-트랜지스터의 상기 게이트, 상기 제 3 n-채널-MOS-트랜지스터의 상기 게이트 및 상기 제 4 p-채널-MOS-트랜지스터의 상기 게이트에 연결되며,
    상기 제 1 및 제 2 부가 직렬 소자들은 상기 제 1 출력 노드에 연결된 공통 출력을 가지며, 상기 제 3 및 제 4 부가 직렬 소자들은 상기 제 2 출력 노드에 연결된 공통 출력을 갖는 것을 특징으로 하는 회로 장치.
  3. 제 2 항에 있어서, 상기 제 1 부가 직렬 소자 및 상기 제 4 부가 직렬 소자는 각각 제 1 공급 전압에 연결된 입력을 가지며, 상기 제 2 부가 직렬 소자 및 상기 제 3 부가 직렬 소자는 각각 제 2 공급 전압에 연결된 입력을 갖는 것을 특징으로 하는 회로 장치.
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