JP2000013205A - 相補信号の発生回路装置 - Google Patents

相補信号の発生回路装置

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グレーツ トラルフ
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ジョンソン ブレット
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    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs

Abstract

(57)【要約】 【課題】 入力信号ＩＮが入力端子５から、第１分岐の
パス素子２を介して第１出力端子７に導かれ、これに並
列である第２分岐のインバータ１を介して第２出力端子
６に導かれる、相補信号発生するための回路装置を、こ
れら相補信号がプロセスウィンドウを介して一致するよ
うにする。 【解決手段】 出力端子ないし出力端子７ないし６は補
償装置８を介して第１出力ノードＣＬＫＮないし第２出
力ノードＣＬＫＰに接続され、補償装置が第１分岐およ
び第２分岐における信号Ｃ２，Ｃ１の異なった時間遅延
を補償する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相補信号を発生す
るための回路装置であって、入力信号が入力端子から、
第１の分岐においてパス素子を介して第１の出力端子に
導かれかつ該第１の分岐に並列である第２の分岐におい
てインバータを介して第２の出力端子に導かれるように
なっている形式のものに関する。
【０００２】
【従来の技術】上述の形式の回路装置において「パス素
子」とは、殊にトランスファーゲートまたはスイッチの
ような、１つの入力側および１つの出力側を有する素子
の謂いである。この種のパス素子は例えば、１つのｎチ
ャネルＭＯＳトランジスタと１つのｐチャネルＭＯＳト
ランジスタとの並列接続から成っており、これらトラン
ジスタのソースないしゲートはそれぞれ相互に接続され
ておりかつそのゲートは相互に反転された信号によって
制御されるので、パス素子は制御信号に依存して導通す
るかまたは阻止される。
【０００３】即ち、冒頭に述べた形式の従来の回路装置
は、第１の分岐にパス素子を有しかつ第１分岐に並列で
ある第２の分岐にインバータを有しているので、パス素
子およびインバータを介して相互に相補的な信号が１つ
の入力信号が得られる。
【０００４】この種の回路装置は単純に構成されてい
る。というのは、相補的な出力信号を発生するためにこ
の回路装置は１つのインバータと１つのパス素子が必要
なだけであるからである。しかし時間に関して厳しい要
求が課せられている用途では、従来の回路装置には著し
い欠点がある：パス素子およびインバータを通って信号
が受ける遅延度はプロセスに規定されて相互に少なから
ず異なっている。この、プロセスウィンドウによって規
定される、相互に相補的な信号の偏差は実際に取り除か
れないので、このために、例えばＤＬＬ（Delayded Loc
ked Loop ないし遅延度ロックループ）のような上述し
た時間に関して厳しい要求が課せられている用途では非
常に不都合なことになる。即ち、従来の、１つのインバ
ータと１つのパス素子とから成る回路装置は、高い精度
が要求される用途に対しては不満足にしか使用すること
ができない。
【０００５】
【発明が解決しようとする課題】従って本発明の課題
は、相補的な信号がプロセスウィンドウを介してできる
だけ大幅に相互に一致するようにした、相補信号発生の
ために回路装置を提供することである。
【０００６】
【課題を解決するための手段】この課題は、冒頭に述べ
た形式の回路装置において、本発明によれば、前記第１
の出力端子ないし前記第２の出力端子が補償装置を介し
て第１の出力ノードないし第２の出力ノードに接続され
ており、かつ前記補償装置が前記第１の分岐および第２
の分岐における信号の異なった時間遅延を補償するよう
にしたことによって解決される。
【０００７】従って本発明は、これまでの技術に対して
完全に新機軸を出している：インバータないしパス素子
により規定される時間遅延を合わせようという工夫をす
る代わりに、２つの分岐における異なった時間遅延を補
償するために、補償装置の慣性が利用され、その結果最
終的に、１つの入力信号の、２つの出力ノードに対する
遅延がプロセスウィンドウを介してよりよく相互に一致
するようになる。
【０００８】
【発明の実施の形態】本発明による補償装置は有利に
は、別のパス素子から成っている。冒頭に説明したよう
に、それぞれのパス素子は、１つのｎチャネルＭＯＳト
ランジスタと該トランジスタに並列に位置する１つのｐ
チャネルＭＯＳトランジスタとから成っている。
【０００９】本発明の実施の形態によれば、第１の分岐
の出力端子は、第１の別のパス素子の第１のｐチャネル
ＭＯＳトランジスタのゲートと、第２の別のパス素子の
第１のｎチャネルＭＯＳトランジスタのゲートと、第３
の別のパス素子の第２のｐチャネルＭＯＳトランジスタ
のゲートと、第４の別のパス素子の第２のｎチャネルＭ
ＯＳトランジスタのゲートとに接続されておりかつ第２
の分岐の出力端子は、第１の別のパス素子の第３のｎチ
ャネルＭＯＳトランジスタのゲートと、第２の別のパス
素子の第３のｐチャネルＭＯＳトランジスタのゲート
と、第３の別のパス素子の第４のｎチャネルＭＯＳトラ
ンジスタのゲートと、第４の別のパス素子の第４のｐチ
ャネルＭＯＳトランジスタのゲートとに接続されており
かつ第１および第２の別のパス素子の出力端子は第１の
出力ノードに接続されておりかつ第３および第４の別の
パス素子の出力端子は第２の出力ノードに接続されてい
る。
【００１０】本発明はこのように、それぞれの入力側が
第１ないし第２の給電電圧、従って固定の電位に接続さ
れているパス素子ないしトランスファゲートを使用し
て、時間遅延が補償された相補信号が２つの出力ノード
に発生されるようにしたのである。確かに、４つの別の
パス素子によって回路コストは従来の回路装置に比して
拡大されている。しかし、例えばＤＬＬの場合のよう
に、相補信号の高い時間的な精度を要求する時間的に厳
しい用途があるとき、このコストは甘受することができ
る。
【００１１】図２には、インバータ１と、ｐチャネルＭ
ＯＳトランジスタ３およびｎチャネルＭＯＳトランジス
タ４から成るキーイング素子２とを有する従来の回路装
置が示されている。トランジスタ３および４はそれぞれ
ソースないしドレインが相互接続されておりかつ従って
相互に並列に接続されている。トランジスタ３，４は給
電電圧ＶＳＳないしＶＤＤが供給されるようになってい
る。
【００１２】入力信号ＩＮは入力端子５からインバータ
１ないしパス素子２を介して第１の出力端子６ないし第
２の出力端子７に送出される。それ故に、インバータ１
ないしパス素子２を通ってプロセスウィンドウによって
決められる異なった遅延度のために、出力側接続端子６
および７に現れる信号Ｃ１ないしＣ２は時間的に一致せ
ず、相互に時間的に著しく異なっており、このために、
例えばＤＬＬのような時間的に厳しい条件の課せられた
用途にはとっては極めて不都合である。
【００１３】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
【００１４】図２は上述した通りである。図１におい
て、対応している素子には、図２とは同じ参照番号を使
用する。
【００１５】本発明では、出力端子６，７に付加的に、
補償装置８が設けられている。この補償装置は信号Ｃ１
およびＣ２の間の時間遅延を補償して、入力信号ＩＮ
の、出力ノードＣＬＫＮもしくはＣＬＫＰに対する遅延
がよりよく一致するようにする。
【００１６】詳細には補償装置８は、それぞれｐチャネ
ルＭＯＳトランジスタ１３，１４，１５および１６とｎ
チャネルＭＯＳトランジスタ１７，１８，１９および２
０とを有している別のパス素子９，１０，１１，１２か
ら成っている。パス素子９，１０の出力端子は出力ノー
ドＣＬＫＮに接続されており、一方パス素子１１，１２
の出力端子は出力ノードＣＬＫＰに接続されている。パ
ス素子９，１２の入力端子に給電電圧ＶＤＤが加えら
れ、一方パス素子１０，１１の入力端子に給電電圧ＶＳ
Ｓが加えられる。
【００１７】例えば出力側端子Ｃ１が「０」であれば、
ｐチャネルＭＯＳトランジスタ１４および１６は導通
し、一方ｎチャネルＭＯＳトランジスタ１７および１９
は阻止される。この場合、出力信号Ｃ２は「ハイ」であ
るので、ｐチャネルＭＯＳトランジスタ１５および１３
は阻止され、一方ｎチャネルＭＯＳトランジスタ１８お
よび２０は導通する。即ち、パス素子１０および１２は
導通され、一方パス素子９および１１は阻止される。出
力端子６および７の極性が反転されると、即ち出力信号
Ｃ１が「高く」なりかつ出力信号Ｃ２が「低く」なる
と、パス素子９および１１は導通し、一方パス素子１０
および１２は阻止される。
【００１８】このようにいずれの場合にも、入力信号Ｉ
Ｎはインバータ１ないしパス素子２を通った後に補償装
置８に導かれ、ここで、該装置の持つ慣性によって、イ
ンバータ１ないしパス素子２の出力信号Ｃ１およびＣ２
間の時間遅延が補償されるので、出力ノードＣＬＫＰな
いしＣＬＫＮには、遅延度が良好に一致している信号が
得られる。
【図面の簡単な説明】
【図１】本発明の回路装置の実施例の回路略図である。
【図２】従来の回路装置の接続線図である。
【符号の説明】 １ インバータ、 ２，９，１０，１１，１２ パス素
子、 ８ 補償装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トラルフ グレーツ ドイツ連邦共和国 ミュンヘン ゲオルゲ ンシュトラーセ 47 (72)発明者 ディーター ヘールレ ドイツ連邦共和国 ミュンヘン シュリー アゼーシュトラーセ ３ (72)発明者 ブレット ジョンソン ドイツ連邦共和国 ミュンヘン アルフレ ート−ノイマンーアンガー 15

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 相補信号を発生するための回路装置であ
    って、入力信号（ＩＮ）が入力端子（５）から、第１の
    分岐においてパス素子（２）を介して第１の出力端子
    （７）に導かれかつ該第１の分岐に並列である第２の分
    岐においてインバータ（１）を介して第２の出力端子
    （６）に導かれるようになっている形式のものにおい
    て、前記第１の出力端子ないし前記第２の出力端子（７
    ないし６）は補償装置（８）を介して第１の出力ノード
    ないし第２の出力ノード（ＣＬＫＮないしＣＬＫＰ）に
    接続されており、かつ前記補償装置（８）は前記第１の
    分岐および第２の分岐における信号（Ｃ２，Ｃ１）の異
    なった時間遅延を補償することを特徴とする相補信号の
    発生回路装置。
  2. 【請求項２】 前記補償装置（８）は別のパス素子（９
    ないし１２）から成っている請求項１記載の発生回路装
    置。
  3. 【請求項３】 それぞれのパス素子（２；９ないし１
    ２）は、ｎチャネルＭＯＳトランジスタ（４；１７ない
    し２０）と該トランジスタに並列に位置するｐチャネル
    ＭＯＳトランジスタ（３；１３ないし１６）とから成る
    請求項１記載の発生回路装置。
  4. 【請求項４】 前記第１の分岐の出力端子（７）は、第
    １の別のパス素子（９）の第１のｐチャネルＭＯＳトラ
    ンジスタ（１３）のゲートと、第２の別のパス素子（１
    ０）の第１のｎチャネルＭＯＳトランジスタ（１８）の
    ゲートと、第３の別のパス素子（１１）の第２のｐチャ
    ネルＭＯＳトランジスタ（１５）のゲートと、第４の別
    のパス素子（１２）の第２のｎチャネルＭＯＳトランジ
    スタ（２０）のゲートとに接続されておりかつ前記第２
    の分岐の出力端子（６）は、第１の別のパス素子（９）
    の第３のｎチャネルＭＯＳトランジスタ（１３）のゲー
    トと、第２の別のパス素子（１０）の第３のｐチャネル
    ＭＯＳトランジスタ（１４）のゲートと、第３の別のパ
    ス素子（１１）の第４のｎチャネルＭＯＳトランジスタ
    （１９）のゲートと、第４の別のパス素子（１２）の第
    ４のｐチャネルＭＯＳトランジスタ（２０）のゲートと
    に接続されておりかつ前記第１および第２の別のパス素
    子（９，１０）の出力端子は前記第１の出力ノード（Ｃ
    ＬＫＮ）に接続されておりかつ前記第３および第４の別
    のパス素子（１１，１２）の出力端子は前記第２の出力
    ノード（ＣＬＫＰ）に接続されている請求項３記載の相
    補信号の発生回路装置。
  5. 【請求項５】 前記第１および第４の別のパス素子
    （９，１２）の入力端子に第１の給電電圧（ＶＤＤ）が
    加えられかつ前記第２および第３の別のパス素子（１
    ０，１１）の入力端子に第２の給電電圧（ＶＳＳ）が加
    えられる請求項４記載の相補信号の発生回路装置。
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