KR100305464B1

KR100305464B1 - 시스템 클럭 신호를 수신하기 위한 회로 및 그 방법

Info

Publication number: KR100305464B1
Application number: KR1019990008424A
Authority: KR
Inventors: 제임스노만칼
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-04-20
Filing date: 1999-03-12
Publication date: 2001-09-26
Also published as: KR19990082731A; JP3341997B2; US6134284A; JP2000187524A

Abstract

클럭 수신기 시스템(10)는 클럭 수신기 회로(14), 위상-동기 루프 회로(15), 및 클럭 수신기 미러 회로(16)를 포함한다. 클럭 수신기 회로(14)는 보상 제1 및 제2 클럭 입력을 가지며 클럭 수신기 출력(20)을 생성하는 차동 증폭기를 포함한다. 클럭 수신기 출력(20)은 위상-동기 루프 회로(15)에 제1 입력으로서 인가된다. 위상-동기 루프 회로의 출력은 클럭 배분 장치(25)로 향하는 위상-동기 클럭 출력(22)을 포함한다. 클럭 배분 장치(25)에서의 신호는 클럭 수신기 미러 회로(16)를 통해 위상-동기 루프 회로(15)의 제2 입력으로 피드백된다. 클럭 수신기 회로(14) 및 클럭 수신기 미러 회로(16)는 모두 자기-바이어스되며 동일한 회로 구성 요소를 포함한다.

Description

시스템 클럭 신호를 수신하기 위한 회로 및 그 방법{CIRCUIT AND METHOD FOR RECEIVING SYSTEM CLOCK SIGNALS}

본 발명은 집적 회로 칩 상에서 시스템 클럭 신호를 수신하기 위한 클럭 수신기 회로에 관한 것이다. 본 발명은 클럭 수신기 구조내에 이용되는 차동 증폭기 회로 및 시스템 클럭 신호를 수신하기 위한 방법을 포함한다.

집적 회로 시스템은 시스템의 다양한 구성 요소를 동작시키고 동기화시키기 위한 고도로 복잡한 클럭 신호를 이용한다. 클럭 신호는 시스템 클럭에 의해 생성되고 시스템에 관련된 다양한 칩들에 배분된다. 시스템 클럭 신호를 수신하는 각각의 칩은 신호들을 이용하여 내부 또는 온-칩 클럭 신호를 생성하여 칩내에 배분된다.

이상적으로는, 시스템내의 임의 지점에서의 클럭 신호는 동일 기준 신호를 제공하여야 한다. 그러나, 집적 회로 시스템의 복잡성과 크기 문제로 인해, 시스템내의 여러 지점에서의 클럭 신호들 사이에는 많은 지연이 발생한다. 시스템내의 여러 지점에서의 클럭 신호들 사이의 이러한 차이는 휨(skew) 또는 클럭 에러로 칭하며, 시스템의 사이클 시간에 직접적인 악영향을 미친다.

클럭 휨 또는 에러의 한 원인은 시스템내에 포함된 칩 상의 시스템 클럭 신호를 수신하기 위한 구조에 기인한다. 2개의 보수 또는 상이한 클럭 신호를 포함하는 시스템 클럭 신호는 차동 시스템 클럭 신호를 단일-단(single-ended) 클럭 신호로 변환시키는 클럭 수신기 회로에 의해 칩 상에서 수신된다. 클럭 수신기 회로로부터의 단일-단 신호는 위상-동기 루프 회로의 한 입력에 인가된다. 위상-동기루프 회로의 출력은 클럭 배분 구조 또는 네트워크를 통해 칩 상의 다양한 구성 요소로 배분된다. 클럭 배분 구조로부터의 신호는 피드백 되고 위상 동기 루프 회로의 제2 입력으로 인가된다. 위상 동기 루프 회로는 클럭 배분 구조에서 배분된 온-칩 클럭 신호가 시스템 클럭 신호에 따라 주파수-정렬되고 위상-정렬됨을 보장하도록 이용된다.

이러한 시스템 클럭 수신기 구조에서의 문제점은 시스템 클럭과 위상-동기 루프 회로 사이의 지연이 온-칩 클럭 배분 구조로부터의 위상-동기 루프 피드백 경로에서 야기된 지연과 비교할 때의 차이이다. 수신기 회로는 시스템 신호와 위상-동기 루프 회로에 대한 제1 입력으로서 들어가는 신호 사이에 일정한 지연을 갖는다. 휨을 감소시키기 위해서는, 위상-동기 루프 회로의 피드백 루프내에 동일한 지연이 있어야 한다. 이에 대한 한 가지 이유로는, 클럭 수신기 회로에 의해 요구된 단일-단 신호 변환에 대한 미분(differential)이 피드백 경로에서 요구되는 함수는 아니라는 점이다. 여러 회로 구성 요소가 피드백 루프에 추가될 수 있어서 클럭 수신기 회로에서 초래된 지연에 대응하도록 의도된 지연이 초래된다. 그러나, 이러한 초래된 요소들은 다양한 조건 하에서의 클럭 수신기 회로의 구성 요소와는 다르게 작용하며, 그러므로 피드백 루프에서의 회로 요소에 의해 초래된 지연은 클럭 수신기 회로에 의해 초래된 지연과 동일하게 변한다.

본 발명의 목적은 클럭 수신기 시스템 및 클럭 신호를 수신하기 위한 방법을 제공하여 상술한 문제점과 시스템 클럭 수신기 장치와 관련된 다른 문제점들을 극복하는 것이다. 본 발명의 다른 목적은 시스템에서 이용될 클럭 수신기 회로를 제공하는 것이다.

본 발명의 목적은 회로 구성 요소의 변경 없이 차동 증폭기 및 클럭 수신기 미러 회로로서 동작할 수 있는 클럭 수신기 회로에 의해서 달성된다. 차동 증폭기 동작에 있어서, 상기 회로는 차동 시스템 클럭 신호를 수신하기 위한 제1 입력 및 제2 입력을 가지며 단일-단 출력을 제공한다. 클럭 수신기 미러로서의 동작에서, 상기 회로는 하나의 입력을 요하고 단일 미러 클럭 출력을 생성한다. 차동 증폭기 구현 및 클럭 수신기 미러 구현에 있어서의 회로 구성 요소는 동일하다.

본 발명에 따른 클럭 수신기 시스템은 차동 증폭기 형태 및 클럭 수신기 미러 형태의 특이한 회로를 이용한다. 상기 회로의 차동 증폭기 형태는 차동 시스템 클럭 신호를 수신하기 위한 클럭 수신기로서 이용되고 제1 입력으로서 위상-동기 루프 회로에 인가되는 단일-단 클럭 수신기 출력을 생성한다. 상기 회로의 미러 클럭 수신기 형태는 위상-동기 루프 피드백 경로에서 이용된다. 상기 회로들은 동일한 구성 요소를 가지므로, 이들은 실질적으로 동일한 지연을 생성하며 그러므로 시스템 클럭 신호와 배분된 온-칩 클럭 신호 사이의 휨 또는 클럭 에러를 감소시킨다. 또한, 상기 회로의 클럭 수신기 또는 차동 증폭기 형태는 동일한 구성 요소를 가지는 것 외에도 동일한 레이아웃을 가지거나 칩 상에 서로 인접하게 위치될 수 있으므로, 상기 회로는 공정 조건을 변경함에 의해 유사하게 영향을 받는다. 그러므로, 각 회로내에서 생성된 지연이 공정 조건을 변경함에 따라 변경될 수 있지만, 각 회로내의 지연은 변화하는 공정 조건에 응답하여 실질적으로 동일한 방식으로변화한다.

본 발명에 따른 클럭 수신기 회로는 입력단, 출력단, 및 바이어싱단을 포함한다. 바이어싱단은 출력단 및 입력단과 관련된 전류원 장치에 의해 이용되는 바이어스 신호를 제공한다. 바이어싱단에 의해 제공된 가변 자기-바이어스는 회로를 매우 낮은 공급 전압 레벨에서 동작하도록 하면서 바람직한 이득 특성을 유지하도록 한다. 또한, 가변 자기-바이어스는 차동 증폭기가 광범위한 입력 신호 레벨에 대해 동작할 수 있도록 한다.

본 발명에 따른 회로의 입력단은 제1 입력에 의해 제어되는 트랜지스터의 제1 보상 쌍(a first complementary pair)을 포함한다. 입력단은 또한 제2 입력에 의해 제어되는 트랜지스터의 제2 보상 쌍을 포함한다. 차동 증폭기 동작에서 제1 입력 및 제2 입력은 차동 시스템 클럭 신호를 수신하도록 접속된다.

회로가 클럭 수신기 미러로서 동작하는 경우, 입력단, 출력단, 및 바이어싱단을 포함하는 매우 동일한 구성 요소를 포함한다. 그러나, 입력단의 트랜지스터의 제2 보상 쌍은 입력 신호에 의해 제어되지 않고 바이어싱단에 의해 제공되는 바이어스 신호에 의해 제어된다.

본 발명의 중요한 점은 클럭 수신기 회로와 클럭 수신기 미러 회로 모두가 3개 트랜지스터의 최대 적층 높이로서 구현된다는 점이다. 적층 높이는 공급 전압(V_dd)에서 접지까지의 경로에서의 트랜지스터의 수를 칭한다. 본 발명에 따른 회로에서 이용되는 3개 트랜지스터의 최대 적층 높이는 회로가 3개 이상의 트랜지스터 적층 높이의 경우에서 허용가능한 것보다 더 낮은 공급 전압 레벨로 이용되도록 한다.

본 발명의 이러한 목적 및 다른 목적, 이점 및 특징은 첨부된 도면에 따른 양호한 실시예에 대한 아래의 설명으로부터 명백해질 것이다.

도 1은 본 발명의 원리를 구현한 클럭 수신기 시스템의 도면.

도 2는 도 1에 도시된 클럭 수신기 회로를 전기적으로 개략적으로 도시한 도면.

도 3은 도 1에 도시된 클럭 수신기 미러 회로를 도시하는 전기적 개략도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 클럭 수신기 시스템

12 : IC 칩

14 : 클럭 수신기 회로

15 : 위상 동기 루프 회로

16 : 클럭 수신기 미러 회로

30 : 입력단

31 : 바이어싱단

32 : 출력단

33 : 버퍼 장치

도 1은 본 발명의 원리를 구현한 클럭 수신기 시스템(1)를 도시한다. 클럭 수신기 시스템은 집적 회로 칩(12) 상에서 수행되고 시스템 클럭 신호를 수신하도록 하여 칩 상에 구현된 여러 구성 요소에 의해 이용되는 온-칩 클럭 신호를 생성한다.

클럭 수신기 시스템(10)은 클럭 수신기 회로(14), 위상-동기 루프 회로(15), 및 클럭 수신기 미러 회로(16)를 포함한다. 클럭 수신기 회로(14)는 차동 증폭기를 포함하며, 제1 및 제2 입력(18 및 19)에서의 차동 시스템 클럭을 각각 수신하도록 되고, 라인(20)에서 단일-단 클럭 수신기 출력을 생성한다. 클럭 수신기 출력은 제1 입력으로서 위상-동기 루프 회로(15)에 인가된다. 위상-동기 루프 회로(15)로부터의 위상-동기 클럭 출력(22)은 클럭 배분 장치 또는 네트워크(25)를 통해 칩(12) 상의 여러 구성 요소에 배분된다. 배분 장치(25)로부터 배분된 클럭 신호는 위상-동기 루프 회로(15)의 제2 입력에 피드백된다. 클럭 수신기 미러 회로(16)는 이러한 피드백 루프내에 위치된다.

본 발명과 도 2 및 도 3에 도시된 바에 따르면, 클럭 수신기 회로(14) 및 클럭 수신기 미러 회로(16)은 대응된 구성 요소를 갖는다. 즉, 각각의 클럭 수신기회로(14)의 트랜지스터는 클럭 수신기 미러 회로(16)내의 대응된 트랜지스터를 갖는다.

도 2에 도시된 것처럼, 클럭 수신기 회로(14)는 그 구성 요소가 보상 제1 및 제2 입력 신호(IN 및 IN_)을 수신하기 위한 제1 구성으로 상호 접속되거나 구성된 차동 증폭기를 포함한다. 도 3을 참조하면, 클럭 수신기 미러 회로(16)는 클럭 수신기 회로(14)의 구성 요소에 대응하는 구성 요소를 갖는 증폭기를 포함하나, 이는 단일 입력 PLL_만을 수신하기 위한 제2 구성이다. 두 회로(14 및 16)에서, 입력-대-출력 응답 시간은 실질적으로 동일하다.

본 발명의 양호한 형태에서, 각 회로에 대한 구성 요소는 실질적으로 동일한 형태로 배치된다. 즉, 회로(14)내의 각각의 트랜지스터의 치수 및 재료는 회로(16)내의 대응 트랜지스터의 치수 및 재료와 실질적으로 동일하다. 또한, 회로(14)의 다른 트랜지스터에 대한 회로(14)내의 한 트랜지스터의 물리적 위치는 회로(16)내의 다른 트랜지스터에 대한 회로(16)내의 대응 트랜지스터의 물리적 위치와 실질적으로 동일하다. 또한, 두 회로(14 및 16)는 칩(12) 상에서 양호하게는 인접하게 위치된다.

클럭 수신기 회로(14) 및 클럭 수신기 미러 회로(16) 모두는 동일 구성 요소로 제조되고 칩 상에 유사하게 인접하게 배치되므로, 회로는 도 1에 도시된 것처럼 실질적으로 동일한 지연(t_d)이 야기된다. 즉, 시스템 클럭 신호와 위상-동기 루프 회로(15) 사이의 클럭 수신기 회로(14)에 의해 야기된 지연(t_d)은 클럭 배분장치(25)와 피드백 경로를 통한 위상-동기 루프 회로(15)에 대한 입력 사이의 클럭 수신기 미러 회로(16)에 의해 야기된 지연(t_d)과 실질적으로 동일하다. 그러므로, 클럭 신호 배분 장치(25)에서의 신호는 t₀에서 위상-정렬(phase-aligned)되고 주파수-정렬(frequency-aligned)된다. 또한, 회로, 레이아웃, 및 칩 상의 위치의 유사성은 회로(14 및 16)가 공정 조건에 대해 유사하게 반응하도록 한다. 그러므로, 공정 조건의 변화로 인한 클럭 수신기 회로(14)에서 생성된 지연(t_d)의 변화는 공정 조건의 변화의 결과로서의 클럭 수신기 미러 회로(16)에서의 지연(t_d)의 변화와 유사하다.

도 2를 참조하면, 클럭 수신기 회로(14)는 입력단(30), 바이어싱단(31), 및 출력단(32)을 포함한다. 또한, 본 발명의 양호한 형태에서, 클럭 수신기 회로(14)는 회로의 출력을 조정하기 위한 버퍼 장치(33)를 포함한다. 입력단(30)은 PMOS 트랜지스터(T1) 및 NMOS 트랜지스터(T3)를 포함하는 MOSFET 트랜지스터의 제1 보상 쌍을 포함한다. 트랜지스터(T1 및 T3)의 게이트는 차동 시스템 클럭 신호 중 하나를 수신하는 클럭 수신기 회로(IN)에 대한 제1 입력에 결합된다. 트랜지스터(T1 및 T3)의 드레인은 바이어싱단(31)내에 포함된 바이어스 셋 트랜지스터(T6) 양단에 함께 결합된다.

입력단(30)은 또한 PMOS 디바이스(T2) 및 NMOS 디바이스(T4)를 포함하는 입력 트랜지스터의 제2 보상 쌍을 포함한다. 이러한 디바이스(T2 및 T3) 모두의 게이트는 제2 입력 IN_에 접속된다. 제2 입력 IN_은 제1 입력 IN에 대한 신호의 보상치를 수신하도록 접속된다. 트랜지스터(T2 및 T4)의 드레인은 출력단(32)내에 포함된 출력 셋 트랜지스터(T9) 양단에 함께 결합된다.

PMOS 트랜지스터(QP1)은 입력단(3)을 트랜지스터(T1 및 T2)를 통하여 공급 전압(V_dd)에 결합하기 위한 제1 전류원 트랜지스터를 포함한다. 트랜지스터(QP1)는 도 2에 'bias'로 표기된 바이어스 노드에 접속된 게이트를 가진다. 트랜지스터(QN1)는 입력단(30)을 NMOS 트랜지스터(T3 및 T4)를 통해 접지에 결합시킨다. 트랜지스터(QN1)의 게이트는 또한 바이어스 노드에 결합된다. 바이어싱단(31)은 NMOS 바이어스 셋 트랜지스터(T6)를 포함하며, 또한 PMOS 디바이스(T5) 및 NMOS 디바이스(T7)을 포함하는 제1 및 제2 바이어스 소스 트랜지스터를 포함한다. 제1 바이어스 소스 트랜지스터(T5)는 공급 전압(V_dd)에 결합되고, 제2 바이어스 소스 트랜지스터(T7)는 접지에 결합된다. 트랜지스터(T5, T6, 및 T7)의 게이트 각각은 바이어스 노드에 접속된다. 아래에 설명되는 것처럼, 바이어스 노드 'bias' 상의 전압은 바이어스 셋 트랜지스터(T6) 양단의 전압에 의해 결정된다. 바이어스 노드 'bias'는 제1 바이어스 소스 트랜지스터(T5)를 통해 공급 전압(V_dd)에 결합된다.

출력단(32)은 NMOS 출력단 트랜지스터(T9) 및 PMOS 트랜지스터(T8) 및 NMOS 트랜지스터(T10)를 포함하는 제1 및 제2 출력 소스 트랜지스터를 포함한다. 제1 출력 소스 트랜지스터(T8)는 공급 전압(V_dd)에 결합되고 제2 출력 소스 트랜지스터(T10)는 접지에 결합된다. 트랜지스터(T8 및 T10)의 드레인은 출력 셋트랜지스터(T9) 양단에 함께 결합되고, 그 게이트는 모두 바이어스 노드 'bias'에 결합된다. 출력 셋 트랜지스터(T9)의 게이트는 제1 출력 소스 트랜지스터(T8)을 통해 공급 전압(V_dd)에 결합되는 출력 노드(35)에 접속된다.

도 2에 도시된 본 발명의 형태에서, 출력 노드(35)는 버퍼 장치(33)내에 포함된 CMOS 인버터(37)에 대한 입력의 역할을 하는 제1 단일-단 출력 신호 'diff1'를 제공한다. 인버터(37)는 드레인이 공동 결합된 PMOS 트랜지스터(B1) 및 NMOS 트랜지스터(B2)를 포함하며, 제2 CMOS 인버터 회로(38)에 제2 단일-단 출력 'diff2'를 제공한다. 제2 인버터 회로(38)는 PMOS 트랜지스터(B3) 및 NMOS 트랜지스터(B4)를 포함한다. 이들 디바이스(B3 및 B4)의 드레인은 함께 결합되고 클럭 수신기 출력(OUT)을 제공한다.

클럭 수신기 회로(14)의 동작이 도 2를 참조로 설명된다. 차동 시스템 클럭 신호는 제1 및 제2 입력(IN 및 IN_)에서 인가된다. 고-전압 신호가 IN에 인가되고 보상 저-전압 신호가 IN_에 인가되는 경우, 트랜지스터(T2)는 트랜지스터(T1)보다 더 도전 상태로 바이어스된다. 양호한 시스템 클럭 신호의 전압 레벨에서, 트랜지스터(T3 및 T4) 모두는 IN 및 IN_에 인가된 신호에 응답하여 매우 낮은 드레인 전류를 생성한다. 그러나, 트랜지스터(T2)에서의 감소된 저항은 출력단(32)의 트랜지스터(T9 및 T10) 사이에 IN_P로 표기된 노드에서 전압 레벨을 증가시킨다. 동시에, 트랜지스터(T1)에서의 상대적으로 높은 저항은 노드 INP에서의 전압을 감소시킨다. 노드 INP에서의 이러한 감소된 전압은 바이어스 노드 'bias'에서의 전압을감소시킨다. 노드 IN_P에서의 증가된 전압 및 바이어스 노드 'bias'에서의 감소된 전압 신호는 출력 노드(35)에서의 전압 신호를 증가시켜서 출력 노드에서의 제1 출력 'diff1'를 제공한다. 이러한 제1 출력 'diff1'은 버퍼링되고 인버터(37)에서 반전되어 제2 출력 'diff2'를 생성하고, 인버터(38)에서 다시 반전되어 클럭 수신기 출력(OUT)을 생성한다. 인버터(37 및 38)를 포함하는 버퍼 장치(33)는 클럭 수신기 회로(14)의 동작에 반드시 필요한 것은 아니며, 회로는 버퍼 장치없이도 동작할 수 있고, 이런 경우에는 출력은 출력 노드(35)에서 취해짐을 주목해야 한다.

차동 입력 신호가 제1 및 제2 입력(IN 및 IN_) 상에서 반전되는 경우, IN_에서의 신호는 IN에서의 전압 신호에 비해 상대적으로 높으며, 이러한 조건에서 트랜지스터(T1)는 트랜지스터(T2)에 비해 상대적으로 더욱 도전성으로 된다. 이러한 경우, 노드(IN_P)에서의 전압은 감소되고, 노드(INP)에서의 전압은 바이어스 노드 'bias'에서의 전압을 따라 증가한다. 바이어스 노드에서의 고전압 신호 및 노드(IN_P)에서의 감소된 전압은 이중 인버터(37 및 38)를 통해 버퍼링되는 출력 노드(35)에서의 감소된 전압을 생성하여 클럭 수신기 출력(OUT)에서 낮은 클럭 신호를 생성한다.

본 발명 및 도 2에 따른 클럭 수신기 회로(14) 는 종래의 차동 증폭기 회로에 비해서 여러개의 이점을 보인다. 먼저, 회로내의 최대 적층 높이는 3이며, 이는 회로가 낮은 공급 전압 레벨(V_dd)로 동작하도록 한다. 또한, 입력단(30)내에서 이용된 입력 트랜지스터(T1, T2, T3, 및 T4)의 2개의 보상 쌍으로 결합된 자기-바이어싱(self-biasing) 장치는 회로가 광범위한 입력 신호 전압 레벨로 동작하도록 한다.

도 2에 도시된 클럭 수신기 회로(14)의 주요 이점은 회로가 구성 요소를 변경시키지 않고 약간 개조되어 도 3에 도시된 클럭 수신기 미러 회로(16)를 생성한다는 점이다. 클럭 수신기 미러 회로(16)는 도 2에 도시된 클럭 수신기 회로(14)에 이용되는 구성 요소와 동일한 구성 요소를 포함한다. 그러나, 클럭 수신기 미러 회로(16)는 PLL_에서의 단일 입력만을 수신하도록 되어 있으며, PLL_OUT에서 단일 출력을 생성한다. 도 1에 도시된 클럭 수신기 시스템(10)에서, 클럭 수신기 미러 회로(16)는 온-칩 클럭 배분 장치(25)에서 PLL_에 대한 입력으로서 접속된 클럭 신호와 PLL_OUT에서 미러 클럭 출력을 갖는 도 3에 도시된 회로를 포함한다.

도 2 및 3에서 도시된 2개의 회로의 구성 요소가 동일하므로, 2개의 회로는 집적 회로 칩(도 1의 12) 상에서 유사하게 배치되고 집적 회로 칩(12) 상에서 서로 인접하게 위치된 2개의 회로(14 및 16)을 가지며, 회로는 공정 변화에 대해 유사하게 반응한다. 그러므로, 2개의 회로(14 및 16)에 의해 유도된 지연은 광범위한 공정 조건에 걸쳐 매우 유사하다. 이러한 지연에 있어서의 유사성은 시스템 클럭 신호와 온-칩 클럭 신호 사이의 휨 또는 클럭 에러를 감소시킨다.

도 3에 도시된 것처럼, 클럭 수신기 미러 회로(16)는 미러 입력단(50), 미러 바이어싱단(51), 및 미러 출력단(52)을 포함한다. 전류 소스 트랜지스터(QP2 및 QN2)는 미러 입력단(50)에 대한 전류를 제공하며, 버퍼 장치(53)는 도 2에 도시된 버퍼 장치(33)에 유사한 출력단으로부터 출력을 버퍼링한다.

클럭 수신기 미러 회로(16)의 입력단(50)은 PMOS 디바이스(T11) 및 NMOS 디바이스(T13)를 포함하는 입력 트랜지스터의 보상 쌍을 포함한다. 디바이스(T11 및 T13)의 게이트는 회로의 입력(PLL_)에 함께 결합된다. 트랜지스터(T11 및 T13)의 드레인은 미러 바이어싱단(51)의 미러 바이어스 트랜지스터(T16) 양단에 함께 결합된다.

미러 클럭 수신기 회로(16)의 입력단(50)은 PMOS 디바이스(T12) 및 NMOS 디바이스(T14)를 포함하는 트랜지스터의 제2 보상 쌍을 포함한다. 트랜지스터(T12 및 T14)는 미러 바이어스 노드 'mbias'에 함께 결합된 게이트를 가지며 드레인은 출력단(52)의 미러 출력 트랜지스터(T19) 양단에 함께 결합된다.

2개의 전류 소스 트랜지스터(QP2 및 QN2)는 클럭 수신기 미러 회로(16)의 입력단(50)에 대한 전류를 제공한다. 제1 전류 소스 트랜지스터(QP2)는 입력단(50)의 PMOS 트랜지스터(T11 및 T12)를 공급 전압(V_dd)에 결합시킨다. 제2 전류 소스 트랜지스터(QN2)는 입력단(50)의 NMOS 트랜지스터(T13 및 T14)를 접지에 결합시킨다.

미러 바이어싱단(51)은 미러 바이어스 NMOS 트랜지스터(T16)와 PMOS 트랜지스터(T15) 및 NMOS 트랜지스터(T17)를 포함하는 제1 및 제2 바이어스 소스 트랜지스터를 포함한다. 제1 바이어스 소스 트랜지스터(T15)는 바이어싱단(51)을 공급 전압(V_dd)에 결합시키고, 제2 바이어스 소스 트랜지스터(T17)는 바이어싱단을 접지에 결합시킨다. 트랜지스터(T15, T16 및 T17)의 게이트는 미러 바이어스 노드'mbias'에 접속된다.

미러 출력단(52)은 미러 출력 트랜지스터(T19) 및 제1 및 제2 미러 출력 소스 트랜지스터 PMOS 디바이스(T18) 및 NMOS 디바이스(T20)를 포함한다. 제1 미러 출력 소스 트랜지스터(T18)는 출력단(52)을 공급 전압(V_dd)에 결합시키고, 제2 미러 출력 소스 트랜지스터(T20)은 출력단을 접지에 결합시킨다. 회로로부터의 제1 출력은 트랜지스터(T18 및 T19) 사이의 미러 출력 노드(55)에서 취해진다. 미러 출력 노드(955)는 제1 미러 출력 소스 트랜지스터(T18)를 통해 공급 전압(V_dd)에 결합된다.

본 발명의 도시된 형태에서, 미러 출력 노드(55)에서의 제1 출력은 제1 미러 인버터(57)에 대한 입력으로서 인가된다. 미러 인버터(57)는 인버터를 공급 전압(V_dd)에 결합시키는 PMOS 트랜지스터(B11) 및 인버터를 접지에 결합시키는 NMOS 트랜지스터(B12)를 포함한다. 미러 인버터(57)는 제2 인버터(58)에 공급되는 제2 출력을 생성한다. 제2 인버터(58)는 인버터를 공급 전압(V_dd)에 결합시키는 PMOS 트랜지스터(B13) 및 인버터를 접지에 결합시키는 NMOS 트랜지스터(B14)를 포함한다. 인버터(58)의 출력은 미러 클럭 출력 'PLL_OUT'를 제공한다.

본 발명에 따른 클럭 수신기 미러 회로(16)의 동작이 도 3을 참조하여 설명된다. 도 1에 도시된 클럭 배분 장치(25)로부터의 배분된 온-칩 클럭 신호와 같은 단일-단 클럭 신호가 PLL_에서 미러 입력에 인가되는 경우, 신호의 고전압 상태는 트랜지스터(T11)의 도전성이 떨어지도록 하여 노드(INP)에서의 전압을 감소시킨다.INP에서의 전압을 따르는 미러 바이어스 노드 'mbias'에서의 전압의 영향으로 트랜지스터(T12 및 T18)의 드레인 전류는 높아진다. 트랜지스터(T12 및 T18)에서의 높은 드레인 전류는 IN_P에서의 전압 및 트랜지스터(T18 및 T19) 사이의 미러 출력 노드(55)에서의 전압을 증가시켜서 높은 클럭 신호를 생성한다. 이러한 높은 클럭 신호는 버퍼 장치(53)를 통해 버퍼링되어 PLL_OUT에서의 미러 클럭 출력을 생성한다.

PLL_에 인가된 클럭 입력이 저 전압 상태로 이동하는 경우, 트랜지스터(T11)에서의 드레인 전류는 증가하여 노드(INP)에서의 전압을 증가시킨다. 미러 바이어스 노드 'mbias'에서의 전압은 노드(INP)에서의 전압을 따라 증가한다. 미러 바이어스 노드 'mbias'에서의 이러한 증가된 전압은 트랜지스터(QP2, T12, 및 T18)에서의 드레인 전류를 감소시켜서 미러 출력 노드(55)에서의 전압을 감소시킨다. 미러 출력 노드(55)에서의 이러한 감소된 전압 신호는 버퍼 장치(53)를 통해 버퍼링된 클럭 신호를 낮추어서 PLL_OUT에서 낮은 신호를 생성한다.

본 발명이 양호한 실시예와 결부하여 설명되었지만, 첨부된 청구 범위에 의해 한정된 발명의 기술 사상 및 범위내에 있다면 다른 실시예도 가능함을 이해하여야 할 것이다. 예를 들면, 도시된 회로가 금속 산화 전계 효과 트랜지스터로 구현되지만, 다른 트랜지스터 디바이스도 본 발명의 범위내에서 이용될 수 있을 것이다.

Claims

클럭 수신기 시스템에 있어서,

(a) 제1 및 제2 클럭 입력 및 클럭 수신기 출력을 포함하며, 복수의 구성 요소를 갖는 클럭 수신기 회로와,

(b) 상기 클럭 수신기 회로의 상기 클럭 수신기 출력에 접속된 제1 입력, 제2 입력 및 클럭 배분 장치(clock distribution arrangement)에 접속된 위상 동기 루프 출력을 갖는 위상 동기 루프 회로(phase lock loop circuit)와,

(c) 상기 클럭 수신기 회로의 각각의 구성 요소에 각각 대응하는 복수의 구성 요소를 가지며, 상기 클럭 배분 장치로부터의 배분된 클럭 신호를 수신하도록 접속된 미러 회로 입력 및 상기 위상 동기 루프 회로의 상기 제2 입력에 접속된 미러 클럭 출력을 가지는 클럭 수신기 미러 회로

를 포함하는 클럭 수신기 시스템.
제1항에 있어서, 상기 클럭 수신기 회로의 구성 요소는 상기 클럭 수신기 미러 회로의 상기 구성 요소와 실질적으로 동일한 레이아웃(layout)을 가지는 클럭 수신기 시스템.
제2항에 있어서, 상기 클럭 수신기 회로 및 상기 미러 클럭 수신기 회로 모두는 집적 회로 칩 상에서 구현되고 상기 집적 회로 칩 상에서 서로 인접하게 위치하는 클럭 수신기 시스템.
제1항에 있어서, 상기 클럭 수신기 회로는

(a) 바이어스 노드에서 바이어스 신호를 제공하기 위한 바이어싱단과,

(b) 상기 제1 및 제2 클럭 입력에 접속된 입력단과,

(c) 상기 바이어스 노드 및 상기 입력단에 접속된 출력단

을 포함하는 클럭 수신기 시스템.
제4항에 있어서, 상기 클럭 수신기 미러 회로는

(a) 미러 바이어스 노드에서 미러 바이어스 신호를 제공하기 위한 미러 바이어싱단과,

(b) 상기 클럭 배분 장치로부터 배분된 클럭 신호를 수신하도록 접속되고 또한 상기 미러 바이어스 노드에 접속된 미러 입력단과,

(c) 상기 미러 바이어스 노드 및 상기 미러 입력단에 접속된 미러 출력단

을 포함하는 클럭 수신기 시스템.
제5항에 있어서,

(a) 상기 출력단과 상기 클럭 수신기 출력 사이에 접속된 수신기 버퍼와,

(b) 상기 미러 출력단과 상기 미러 클럭 출력 사이에 접속된 미러 버퍼

를 포함하는 클럭 수신기 시스템.
제5항에 있어서,

(a) 상기 클럭 수신기 회로 입력단은 제1 전류원 트랜지스터를 갖는 공급 전압과 제2 전류원 트랜지스터를 갖는 접지에 접속되며, 입력 트랜지스터의 제1 보상 쌍(a first complementary pair)과 입력 트랜지스터의 제2 보상 쌍(a second complementary pair)을 포함하며, 상기 입력 트랜지스터의 제1 쌍은 상기 제1 클럭 입력에 접속된 게이트와 상기 바이어싱단의 바이어스 셋 트랜지스터 양단에 함께 결합된 드레인을 가지며, 상기 입력 트랜지스터의 제2 쌍은 상기 제2 입력에 접속된 게이트와 상기 출력단의 출력 셋 트랜지스터 양단에 함께 결합된 드레인을 가지며, 상기 제1 및 제2 전류원 트랜지스터는 상기 바이어스 노드에 접속된 게이트를 가지고,

(b) 상기 클럭 수신기 회로 바이어싱단은 상기 바이어스 셋 트랜지스터와 제1 및 제2 바이어스 소스 트랜지스터를 포함하며, 상기 제1 및 제2 바이어스 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되며, 상기 제1 및 제2 바이어스 소스 트랜지스터의 드레인은 상기 바이어스 셋 트랜지스터 양단에 함께 결합되고, 상기 바이어스 셋 트랜지스터와 상기 제1 및 제2 바이어스 소스 트랜지스터 각각은 상기 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 바이어스 노드는 상기 제1 바이어스 소스 트랜지스터를 갖는 상기 공급 전압에 접속되며,

(c) 상기 클럭 수신기 회로 출력단은 상기 출력 셋 트랜지스터와 상기 제1 및 제2 출력 소스 트랜지스터를 포함하며, 상기 제1 및 제2 출력 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되고, 상기 제1 및 제2 출력 소스 트랜지스터의 드레인은 상기 출력 셋 트랜지스터 양단에 함께 결합되고, 상기 제1 및 제2 출력 소스 트랜지스터 각각은 상기 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 출력 셋 트랜지스터는 상기 제1 출력 소스 트랜지스터를 통해 상기 공급 전압에 결합된 출력 노드에 접속된 게이트를 가지는

클럭 수신기 시스템.
제7항에 있어서,

(a) 상기 미러 입력단은 제1 미러 전류원 트랜지스터를 갖는 공급 전압 및 제2 미러 전류원 트랜지스터를 갖는 접지에 접속되고, 미러 입력 트랜지스터의 제1 보상 쌍과 미러 입력 트랜지스터의 제2 보상 쌍을 포함하며, 상기 미러 입력 트랜지스터의 제1 쌍 각각은 상기 클럭 배분 장치로부터 배분된 클럭 신호를 수신하도록 접속된 각각의 게이트와 상기 미러 바이어싱단의 미러 바이어스 트랜지스터 양단에 함께 결합된 드레인을 가지며, 상기 미러 입력 트랜지스터의 제2 쌍 각각은 상기 미러 바이어스 노드에 접속된 각각의 게이트와 상기 미러 출력단의 미러 출력 트랜지스터 양단에 함께 결합된 드레인을 가지며, 상기 제1 및 제2 미러 전류원 트랜지스터는 상기 미러 바이어스 노드에 접속된 게이트를 가지며,

(b) 상기 미러 바이어싱단은 상기 미러 바이어스 트랜지스터와 제1 및 제2 미러 바이어스 소스 트랜지스터를 포함하며, 상기 제1 및 제2 미러 바이어스 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되고, 상기 제1 및 제2 미러 바이어스 소스 트랜지스터의 드레인은 상기 미러 바이어스 트랜지스터 양단에 함께 결합되고, 상기 미러 바이어스 트랜지스터와 제1 및 제2 미러 바이어스 소스 트랜지스터 각각은 상기 미러 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 미러 바이어스 노드는 상기 미러 바이어스 소스 트랜지스터를 갖는 상기 공급 전압에 결합되고,

(c) 상기 미러 출력단은 상기 미러 출력 트랜지스터와 제1 및 제2 미러 출력 소스 트랜지스터를 포함하며, 상기 제1 및 제2 미러 출력 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되며, 상기 제1 및 제2 미러 출력 소스 트랜지스터의 상기 드레인은 상기 미러 출력 트랜지스터 양단에 함께 결합되고, 상기 제1 및 제2 미러 출력 소스 트랜지스터 각각은 상기 미러 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 미러 출력 트랜지스터는 상기 제1 출력 소스 트랜지스터를 통해 상기 공급 전압에 결합된 미러 출력 노드에 접속된 게이트를 가지는

클럭 수신기 시스템.
보상 시스템 클럭 신호를 수신하는 방법에 있어서,

(a) 상기 보상 시스템 클럭 신호를 클럭 수신기 회로를 이용하여 단일-단(single-ended) 클럭 신호로 변환하는 단계와,

(b) 상기 단일-단 클럭 신호를, 상기 클럭 수신기 회로의 구성 요소에 대응하는 구성 요소를 갖는 클럭 수신기 미러 회로에 의해 생성된 미러 클럭 신호에 위상 동기시키는 단계

를 포함하는 보상 시스템 클럭 신호 수신 방법.
제9항에 있어서, 상기 단일-단 클럭 신호를 미러 클럭 신호에 위상 동기시키는 상기 단계는

(a) 상기 단일-단 클럭 신호를 위상 동기 루프 회로의 상기 제1 입력에 인가하는 단계와,

(b) 상기 위상 동기 루프 회로의 출력을 클럭 배분 장치에 인가하는 단계와,

(c) 상기 클럭 배분 장치에서의 상기 클럭 신호를 상기 클럭 수신기 미러 회로의 입력에 인가하는 단계와,

(d) 상기 클럭 수신기 미러 회로의 출력을 상기 위상 동기 루프 회로의 제2 입력에 인가하는 단계

를 포함하는 보상 시스템 클럭 신호 수신 방법.
제10항에 있어서, 상기 보상 시스템 클럭 신호를 클럭 수신기 회로를 이용하여 단일-단(single-ended) 클럭 신호로 변환하는 상기 단계는 상기 미러 클럭 신호를 생성하도록 상기 클럭 수신기 미러 회로에 의해 이용되는 회로 구성 요소와 동일한 회로 구성 요소를 이용하여 수행되는 보상 시스템 클럭 신호 수신 방법.
클럭 수신기 회로에 있어서,

(a) 제1 전류원 트랜지스터를 갖는 공급 전압 및 제2 전류원 트랜지스터를갖는 접지에 접속되며, 입력 트랜지스터의 제1 보상 쌍 및 입력 트랜지스터의 제2 보상 쌍을 포함하며, 상기 입력 트랜지스터의 제1 쌍 각각은 제1 수신기 회로 입력에 접속된 각각의 게이트와 바이어스 셋 트랜지스터 양단에 함께 결합된 드레인을 가지며, 상기 입력 트랜지스터의 제2 쌍 각각은 제2 수신기 회로 입력에 접속된 각각의 게이트와 출력 셋 트랜지스터 양단에 함께 결합된 드레인을 가지며, 제1 및 제2 전류원 트랜지스터는 바이어스 노드에 접속된 게이트를 갖는 수신기 입력단과,

(b) 상기 바이어스 셋 트랜지스터와 제1 및 제2 바이어스 소스 트랜지스터를 포함하며, 상기 제1 및 제2 바이어스 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되고, 상기 제1 및 제2 바이어스 소스 트랜지스터의 드레인은 상기 바이어스 셋 트랜지스터 양단에 함께 결합되고, 상기 바이어스 셋 트랜지스터와 제1 및 제2 소스 트랜지스터 각각은 상기 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 바이어스 노드는 상기 제1 바이어스 소스 트랜지스터를 갖는 공급 전압에 결합되는 바이어싱단과,

(c) 상기 출력 셋 트랜지스터와 제1 및 제2 출력 소스 트랜지스터를 포함하며, 상기 제1 및 제2 출력 소스 트랜지스터는 상기 공급 전압과 접지 사이에 접속되고, 상기 제1 및 제2 출력 소스 트랜지스터의 드레인은 상기 출력 셋 트랜지스터 양단에 함께 결합되고, 상기 제1 및 제2 출력 소스 트랜지스터 각각은 상기 바이어스 노드에 접속된 각각의 게이트를 가지며, 상기 출력 셋 트랜지스터는 상기 제1 출력 소스 트랜지스터를 통해 상기 공급 전압에 결합된 출력 노드에 접속된 게이트를 가지는 출력단

을 포함하는 클럭 수신기 회로.
제12항에 있어서, 상기 출력 노드에 접속되며 상기 클럭 수신기 회로에 대한 출력을 포함하는 버퍼 출력을 갖는 버퍼 장치(buffer arrangement)를 더 포함하는 클럭 수신기 회로.
제13항에 있어서, 상기 버퍼 장치는

(a) 상기 출력 노드에 접속된 입력을 갖는 제1 인버터와,

(b) 상기 제1 인버터의 출력에 접속된 입력과 상기 버퍼 출력을 포함하는 출력을 갖는 제2 인버터

를 포함하는 클럭 수신기 회로.