JPS62159921A - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
- Publication number
- JPS62159921A JPS62159921A JP61002592A JP259286A JPS62159921A JP S62159921 A JPS62159921 A JP S62159921A JP 61002592 A JP61002592 A JP 61002592A JP 259286 A JP259286 A JP 259286A JP S62159921 A JPS62159921 A JP S62159921A
- Authority
- JP
- Japan
- Prior art keywords
- data signal
- gates
- output terminals
- select
- decided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野、発明の目的〉
本発明はデマルチプレクサ回路に関するものであり、特
には、トランスファーゲートを利用することにより、動
作速度の高速化をはかった全く新規なデマルチプレクサ
回路を提供するものである。
には、トランスファーゲートを利用することにより、動
作速度の高速化をはかった全く新規なデマルチプレクサ
回路を提供するものである。
〈発明の構成〉
すなわち、本発明のデマルチプレクサ回路は、セレクト
信号によって開閉制御されるトランスファーゲートによ
り、入力データ信号企複数の出力・端子に振り分ける構
成としたことを特徴とするものである。
信号によって開閉制御されるトランスファーゲートによ
り、入力データ信号企複数の出力・端子に振り分ける構
成としたことを特徴とするものである。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
図は本発明の一実施例である2−4デマルチプレクサ回
路の回路構成図である。
路の回路構成図である。
図に於いて、Dはデータ端子、P、Qはセレクト端子、
Oo、・・−103は出力端子である。Sin・・・、
SaはCMOSトランスファゲート、■、。
Oo、・・−103は出力端子である。Sin・・・、
SaはCMOSトランスファゲート、■、。
工2はCMOSインバータである。N、、N2.Pl、
・・・、P4は上記各トランスファゲート・オフ時の出
力側レベルを0 (GND )又は1(V)に固定する
ためのNチャンネルMO8FET又LtPチャンネルM
O8FETである。I3.I4はトランスファーゲート
による駆動能力の低下を防ぐためのCMOSインバータ
である。
・・・、P4は上記各トランスファゲート・オフ時の出
力側レベルを0 (GND )又は1(V)に固定する
ためのNチャンネルMO8FET又LtPチャンネルM
O8FETである。I3.I4はトランスファーゲート
による駆動能力の低下を防ぐためのCMOSインバータ
である。
次に、動作につめて説明する。
セレクト端子p 、 Qに与えられるセレクト信号に応
じて、データ端子りに入力されるデータ信号Aの反転信
号Aが出力端子0゜、・・・、o3の内の1つに出力さ
れる。下記第1表の通りである。
じて、データ端子りに入力されるデータ信号Aの反転信
号Aが出力端子0゜、・・・、o3の内の1つに出力さ
れる。下記第1表の通りである。
第1表
本実施例の回路に於いては、S、、s、の状態が決まる
と殆ど同時に83+・・・、S6の状態も決まる。すな
わち、データ端子り力為ら入力されたデータ信号がI、
、I、を通過した時点に於ては、S3.・・・、S6の
状態は既に決まっている。したがって、入力データ信号
の反転信号は、はぼゲート2段分の遅延のみで出力端子
00.・・・、03に到達する。すなわち、高速動作の
デマルチプレクサ回路を得ることができる。
と殆ど同時に83+・・・、S6の状態も決まる。すな
わち、データ端子り力為ら入力されたデータ信号がI、
、I、を通過した時点に於ては、S3.・・・、S6の
状態は既に決まっている。したがって、入力データ信号
の反転信号は、はぼゲート2段分の遅延のみで出力端子
00.・・・、03に到達する。すなわち、高速動作の
デマルチプレクサ回路を得ることができる。
なお、本実施例の回路は、データ端子りを°′1″に固
定することにより、デコーダとして機能する。
定することにより、デコーダとして機能する。
下記第2表の通りである。
第2表
トランスファーゲート・オフ時の出力側レベル固定用ト
ランジスタを適当に選ぶことにより、出力は′0w、″
′l″′何れのレベルでも取り出すことができる。
ランジスタを適当に選ぶことにより、出力は′0w、″
′l″′何れのレベルでも取り出すことができる。
上記実施例は2−4デマルチプレクサ回路に於いて本発
明を実施したものであるが、本発明は、他のデマルチプ
レクサ回路、例えば8−8デマルチプレクサ回路等に於
いても全く同様に有効に実施することかできるものであ
ることは言うまでもない。
明を実施したものであるが、本発明は、他のデマルチプ
レクサ回路、例えば8−8デマルチプレクサ回路等に於
いても全く同様に有効に実施することかできるものであ
ることは言うまでもない。
また、上記実施例に於いては、セレクト信号によって開
閉制御されるトランスファーゲートとしてCMO5)ラ
ンスファーゲートを設けているが、NMO8又はPMO
S )ランスファーゲートを設ける構成としてもよい。
閉制御されるトランスファーゲートとしてCMO5)ラ
ンスファーゲートを設けているが、NMO8又はPMO
S )ランスファーゲートを設ける構成としてもよい。
なお、CMOSインバータI、、I、は省略することも
可能である。
可能である。
〈発明の効果〉
以上詳細に説明したように、本発明によれば高速のデマ
ルチプレクサ回路を得ることができるものであシ、画像
処理用LSI等の高速動作のLSI等に有効に応用する
ことができるものである。
ルチプレクサ回路を得ることができるものであシ、画像
処理用LSI等の高速動作のLSI等に有効に応用する
ことができるものである。
図ハ太発明の一実施例である2−4デマルチプレクサ回
路の回路構成図である。 符号の説明 MOSトランスファーゲート、II 、Iz ’ CM
OSインバータ。
路の回路構成図である。 符号の説明 MOSトランスファーゲート、II 、Iz ’ CM
OSインバータ。
Claims (1)
- 1、セレクト信号によって開閉制御されるトランスファ
ーゲートにより、入力データ信号を複数の出力端子に振
り分ける構成としたことを特徴とするデマルチプレクサ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61002592A JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61002592A JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62159921A true JPS62159921A (ja) | 1987-07-15 |
Family
ID=11533651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61002592A Pending JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62159921A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0622901A2 (en) * | 1993-04-28 | 1994-11-02 | Nec Corporation | Signal processing circuit for switch capable of reducing insertion loss |
KR100396637B1 (ko) * | 1998-05-13 | 2003-09-02 | 지멘스 악티엔게젤샤프트 | 지연 최적화된 멀티플렉서 |
JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
WO2008023402A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Limited | Circuit de décodage |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115721A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Integrated circuit device |
JPS5660114A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Digital-analog converting circuit |
JPS5753891A (en) * | 1980-09-12 | 1982-03-31 | Fujitsu Ltd | Decoder circuit using josephson element |
JPS5762625A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Integrated circuit device |
-
1986
- 1986-01-08 JP JP61002592A patent/JPS62159921A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115721A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Integrated circuit device |
JPS5660114A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Digital-analog converting circuit |
JPS5753891A (en) * | 1980-09-12 | 1982-03-31 | Fujitsu Ltd | Decoder circuit using josephson element |
JPS5762625A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Integrated circuit device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0622901A2 (en) * | 1993-04-28 | 1994-11-02 | Nec Corporation | Signal processing circuit for switch capable of reducing insertion loss |
EP0622901B1 (en) * | 1993-04-28 | 1999-02-03 | Nec Corporation | Signal processing circuit and control method with switch capable of reducing insertion loss |
KR100396637B1 (ko) * | 1998-05-13 | 2003-09-02 | 지멘스 악티엔게젤샤프트 | 지연 최적화된 멀티플렉서 |
JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
WO2008023402A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Limited | Circuit de décodage |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100686983B1 (ko) | 레벨 컨버터 회로 | |
KR940000253Y1 (ko) | 엔모스 배타 오아게이트 회로 | |
JPS62159921A (ja) | デマルチプレクサ回路 | |
JP2000013205A (ja) | 相補信号の発生回路装置 | |
JPH04284021A (ja) | 出力回路 | |
JP2000013209A (ja) | 遅延最適化マルチプレクサ | |
US6300801B1 (en) | Or gate circuit and state machine using the same | |
JPH0698343A (ja) | 固体撮像素子を用いた遅延ラインの集積回路 | |
JP2735268B2 (ja) | Lsiの出力バッファ | |
JPS59200524A (ja) | Cmosマルチプレクサ | |
KR19980014086A (ko) | 셋업/홀드 시간을 갖는 반도체 장치 | |
JPH03207118A (ja) | 半導体集積回路 | |
JPH04271516A (ja) | 半導体集積回路装置 | |
JPH053006B2 (ja) | ||
KR0179927B1 (ko) | 디코더 | |
JP4687819B2 (ja) | ポストチャージロジックを備えるデータ伝達装置 | |
JPH0567956A (ja) | コンバータ回路 | |
KR930004307Y1 (ko) | 슈미트 트리거회로 | |
JPS62256525A (ja) | 論理回路 | |
JPH01253316A (ja) | Cmosバッファ | |
JPH0377537B2 (ja) | ||
JPH04290010A (ja) | 論理回路 | |
JPH0344458B2 (ja) | ||
JPH0590913A (ja) | ダイナミツク型フリツプフロツプ回路 | |
KR19990065872A (ko) | 삼상 버퍼 |