JPS62159921A - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
- Publication number
- JPS62159921A JPS62159921A JP61002592A JP259286A JPS62159921A JP S62159921 A JPS62159921 A JP S62159921A JP 61002592 A JP61002592 A JP 61002592A JP 259286 A JP259286 A JP 259286A JP S62159921 A JPS62159921 A JP S62159921A
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- JP
- Japan
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- data signal
- gates
- output terminals
- select
- decided
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- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野、発明の目的〉
本発明はデマルチプレクサ回路に関するものであり、特
には、トランスファーゲートを利用することにより、動
作速度の高速化をはかった全く新規なデマルチプレクサ
回路を提供するものである。
には、トランスファーゲートを利用することにより、動
作速度の高速化をはかった全く新規なデマルチプレクサ
回路を提供するものである。
〈発明の構成〉
すなわち、本発明のデマルチプレクサ回路は、セレクト
信号によって開閉制御されるトランスファーゲートによ
り、入力データ信号企複数の出力・端子に振り分ける構
成としたことを特徴とするものである。
信号によって開閉制御されるトランスファーゲートによ
り、入力データ信号企複数の出力・端子に振り分ける構
成としたことを特徴とするものである。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
図は本発明の一実施例である２−４デマルチプレクサ回
路の回路構成図である。
路の回路構成図である。
図に於いて、Ｄはデータ端子、Ｐ、Ｑはセレクト端子、
Ｏｏ、・・−１０３は出力端子である。Ｓｉｎ・・・、
ＳａはＣＭＯＳトランスファゲート、■、。
Ｏｏ、・・−１０３は出力端子である。Ｓｉｎ・・・、
ＳａはＣＭＯＳトランスファゲート、■、。
工２はＣＭＯＳインバータである。Ｎ、、Ｎ２．Ｐｌ、
・・・、Ｐ４は上記各トランスファゲート・オフ時の出
力側レベルを０ （ＧＮＤ ）又は１（Ｖ）に固定する
ためのＮチャンネルＭＯ８ＦＥＴ又ＬｔＰチャンネルＭ
Ｏ８ＦＥＴである。Ｉ３．Ｉ４はトランスファーゲート
による駆動能力の低下を防ぐためのＣＭＯＳインバータ
である。
・・・、Ｐ４は上記各トランスファゲート・オフ時の出
力側レベルを０ （ＧＮＤ ）又は１（Ｖ）に固定する
ためのＮチャンネルＭＯ８ＦＥＴ又ＬｔＰチャンネルＭ
Ｏ８ＦＥＴである。Ｉ３．Ｉ４はトランスファーゲート
による駆動能力の低下を防ぐためのＣＭＯＳインバータ
である。
次に、動作につめて説明する。
セレクト端子ｐ 、 Ｑに与えられるセレクト信号に応
じて、データ端子りに入力されるデータ信号Ａの反転信
号Ａが出力端子０゜、・・・、ｏ３の内の１つに出力さ
れる。下記第１表の通りである。
じて、データ端子りに入力されるデータ信号Ａの反転信
号Ａが出力端子０゜、・・・、ｏ３の内の１つに出力さ
れる。下記第１表の通りである。
第１表
本実施例の回路に於いては、Ｓ、、ｓ、の状態が決まる
と殆ど同時に８３＋・・・、Ｓ６の状態も決まる。すな
わち、データ端子り力為ら入力されたデータ信号がＩ、
、Ｉ、を通過した時点に於ては、Ｓ３．・・・、Ｓ６の
状態は既に決まっている。したがって、入力データ信号
の反転信号は、はぼゲート２段分の遅延のみで出力端子
００．・・・、０３に到達する。すなわち、高速動作の
デマルチプレクサ回路を得ることができる。
と殆ど同時に８３＋・・・、Ｓ６の状態も決まる。すな
わち、データ端子り力為ら入力されたデータ信号がＩ、
、Ｉ、を通過した時点に於ては、Ｓ３．・・・、Ｓ６の
状態は既に決まっている。したがって、入力データ信号
の反転信号は、はぼゲート２段分の遅延のみで出力端子
００．・・・、０３に到達する。すなわち、高速動作の
デマルチプレクサ回路を得ることができる。
なお、本実施例の回路は、データ端子りを°′１″に固
定することにより、デコーダとして機能する。
定することにより、デコーダとして機能する。
下記第２表の通りである。
第２表
トランスファーゲート・オフ時の出力側レベル固定用ト
ランジスタを適当に選ぶことにより、出力は′０ｗ、″
′ｌ″′何れのレベルでも取り出すことができる。
ランジスタを適当に選ぶことにより、出力は′０ｗ、″
′ｌ″′何れのレベルでも取り出すことができる。
上記実施例は２−４デマルチプレクサ回路に於いて本発
明を実施したものであるが、本発明は、他のデマルチプ
レクサ回路、例えば８−８デマルチプレクサ回路等に於
いても全く同様に有効に実施することかできるものであ
ることは言うまでもない。
明を実施したものであるが、本発明は、他のデマルチプ
レクサ回路、例えば８−８デマルチプレクサ回路等に於
いても全く同様に有効に実施することかできるものであ
ることは言うまでもない。
また、上記実施例に於いては、セレクト信号によって開
閉制御されるトランスファーゲートとしてＣＭＯ５）ラ
ンスファーゲートを設けているが、ＮＭＯ８又はＰＭＯ
Ｓ ）ランスファーゲートを設ける構成としてもよい。
閉制御されるトランスファーゲートとしてＣＭＯ５）ラ
ンスファーゲートを設けているが、ＮＭＯ８又はＰＭＯ
Ｓ ）ランスファーゲートを設ける構成としてもよい。
なお、ＣＭＯＳインバータＩ、、Ｉ、は省略することも
可能である。
可能である。
〈発明の効果〉
以上詳細に説明したように、本発明によれば高速のデマ
ルチプレクサ回路を得ることができるものであシ、画像
処理用ＬＳＩ等の高速動作のＬＳＩ等に有効に応用する
ことができるものである。
ルチプレクサ回路を得ることができるものであシ、画像
処理用ＬＳＩ等の高速動作のＬＳＩ等に有効に応用する
ことができるものである。
図ハ太発明の一実施例である２−４デマルチプレクサ回
路の回路構成図である。 符号の説明 ＭＯＳトランスファーゲート、ＩＩ 、Ｉｚ ’ ＣＭ
ＯＳインバータ。
路の回路構成図である。 符号の説明 ＭＯＳトランスファーゲート、ＩＩ 、Ｉｚ ’ ＣＭ
ＯＳインバータ。
Claims (1)
- １、セレクト信号によって開閉制御されるトランスファ
ーゲートにより、入力データ信号を複数の出力端子に振
り分ける構成としたことを特徴とするデマルチプレクサ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002592A JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002592A JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159921A true JPS62159921A (ja) | 1987-07-15 |
Family
ID=11533651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002592A Pending JPS62159921A (ja) | 1986-01-08 | 1986-01-08 | デマルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159921A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622901A2 (en) * | 1993-04-28 | 1994-11-02 | Nec Corporation | Signal processing circuit for switch capable of reducing insertion loss |
| KR100396637B1 (ko) * | 1998-05-13 | 2003-09-02 | 지멘스 악티엔게젤샤프트 | 지연 최적화된 멀티플렉서 |
| JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
| WO2008023402A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Limited | Circuit de décodage |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115721A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Integrated circuit device |
| JPS5660114A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Digital-analog converting circuit |
| JPS5753891A (en) * | 1980-09-12 | 1982-03-31 | Fujitsu Ltd | Decoder circuit using josephson element |
| JPS5762625A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Integrated circuit device |
-
1986
- 1986-01-08 JP JP61002592A patent/JPS62159921A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115721A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Integrated circuit device |
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| EP0622901B1 (en) * | 1993-04-28 | 1999-02-03 | Nec Corporation | Signal processing circuit and control method with switch capable of reducing insertion loss |
| KR100396637B1 (ko) * | 1998-05-13 | 2003-09-02 | 지멘스 악티엔게젤샤프트 | 지연 최적화된 멀티플렉서 |
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| WO2008023402A1 (fr) * | 2006-08-22 | 2008-02-28 | Fujitsu Limited | Circuit de décodage |
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