KR19980014086A - 셋업/홀드 시간을 갖는 반도체 장치 - Google Patents

Abstract

본 발명은 셋업/홀드 시간(SET_UP/HOLD TIME)을 갖는 반도체 장치에 이용되는 셋업/홀드 시간을 갖는 반도체 장치에 관한 것으로, 클럭신호(K)에 따라 입력단(1)을 통한 입력신호가 인가될 때 입력되는 클럭신호에 따라 온/오프되는 제1 경로 게이트에 연결된 지연수단(3);상기 지연 수단(3)으로부터의 출력신호를 제2 경로 게이트를 통해 홀드 시간 경로로 입력받고, 상기 입력단(1)으로부터의 입력신호를 클럭신호에 따라 상기 지연수단(3)에 연결된 제1 및 제2 경로 게이트와는 반대로 온/오프되도록 구성한 제3 및 제4 경로 게이트를 통해 셋업 시간 경로로 입력받되, 입력되는 클럭신호(K)의 지연된 인터널 클럭이 로우에서 하이로, 하이에서 로우로 변화하는 순간에 들어오는 셋업 시간과 홀드 시간 경로를 다르게하여 입력받는 입력버퍼수단(2)을 구비하여, 셋업 시간을 위하여 상기 입력버퍼(2) 회로를 설계하여도 홀드시간의 마진이 지연부(3)의 작용에 의한 만큼은 개선되므로 반도체 장치의 셋업시간과 홀드 시간의 마진이 커지는 효과가 있다.

Description

셋업/홀드 시간을 갖는 반도체 장치

본 발명은 셋업/홀드 시간(SET_UP/HOLD TIME)을 갖는 반도체 장치에 이용되는 셋업/홀드 시간을 갖는 반도체 장치에 관한 것이다.

제1도는 종래 기술의 회로도 및 제2도의 종래 기술의 회로도에 인가되는 신호 파형도이다.

일반적으로, 반도체 장치에서는 클럭이 로우에서 하이로 변화하는 순간의 좌측을 셋업 시간, 우측을 홀드 시간이라고 할 때 입력되는 기준클럭에 외부의 여러 요인에 의해 자연히 지연이 생기게 되어 인터널 클럭(K_int)이 생성되며 인터널 클럭을 기준으로하여 지연을 갖는 입력 신호에 따라 셋업 시간과 홀드 시간의 마진이 어느 한쪽으로 치우치게 되어 셋업 시간과 홀드 시간의 어느 한쪽의 마진이 나빠지게 된다.

제1도에 보이는 바와 같이 입력부(1)를 통해 기준 클럭 K(CLOCK K)와 입력 신호(INPUT SIGNAL)가 인가될 때 클럭K(CLOCK K)에서 신호 입력버퍼(2)에 인가되는 K_int(지연된 클럭신호) 신호가 생성된다.

즉, 클럭K와 입력이 신호 파형도에 보이는 바와 같이 2NS의 셋업시간(SET_UP TIME)과 2NS의 홀드시간(HOLD TIME)을 갖는다고 가정하면, 제1도의 입력버퍼(2)의 내부에서 K_int와 INPUT_int1-1이 만나게되고 상기 입력버퍼(2)까지의 경로에 지연(DELAY)이 없으면 그때의 셋업 시간은 4NS의 마진(MARGIN)을 갖게 되지만, 홀드시간(HOLD TIME)은 ONS가 되어 마진이 없어진다. 그리고, K_int와 INPUT_int1-2가 만나게되고 상기 입력 버퍼(2)까지의 경로에 지연이 있으면 그때의 홀드시간은 4NS의 마진을 갖게 되지만, 셋업시간은 ONS가 되어 마진이 없게 되므로, 양측에 균등하게 마진을 주기 어려운 문제점이 있었다.

상기 종래 기술에 대한 문제점을 해결하기 위하여 안출된 본 발명은, 인가되는 기준 클럭(K)이 로우(LOW)에서 하이(HIGH)가 될 때까지와 하이(HIGH)에서 로우(LOW)가 될 때 입력 버퍼로 들어가는 경로를 다르게 하여 셋업 시간과 홀드 시간의 마진을 크게 한 셋업/홀드시간을 갖는 반도체 장치를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 클럭신호(K)에 따라 입력단을 통한 입력신호가 인가될 때 입력되는 클럭신호에 따라 온/오프되는 제1 경로 게이트에 연결된 지연수단; 상기 지연 수단으로부터의 출력신호를 제2 경로 게이트를 통해 홀드 시간 경로로 입력받고, 상기 입력단으로부터의 입력신호를 클럭신호에 따라 상기 지연수단에 연결된 제1 및 제2 경로 게이트와는 반대로 온/오프되도록 구성한 제3 및 제4 경로 게이트를 통해 셋업 시간 경로로 입력받되, 입력되는 클럭신호(K)의 지연된 인터널 클럭이 로우에서 하이로, 하이에서 로우로 변화하는 순간에 들어오는 셋업 시간과 홀드 시간 경로를 다르게하여 입력받는 입력버퍼수단을 구비하는 것을 특징으로 한다.

도1은 종래 기술의 회로도,

도2는 종래 기술의 회로도에 인가되는 신호 파형도,

도3은 본 발명에 따른 회로도,

도4는 본 발명의 회로도에 인가되는 신호 파형도.

*도면의 주요 부분에 대한 부호의 설명

1 : 입력단 2 : 입력버퍼

3 : 지연부

이하, 첨부한 도면 제3도 및 제4도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명에 따른 회로도, 제4도는 제3도에 따른 신호 파형도로서, 도면에 서 1은 입력단, 2는 입력 버퍼, 3은 지연부, PG1,PG2,PG3,PG4는 MOS트랜지스터를 각각 나타낸다.

도면에 도시한 바와 같이 기준 클럭(K)과 입력단(1)으로부터 입력신호가 인가될때 기준 클럭(K)에서 신호 입력버퍼(2)에 인가되는 지연된 인터널 클럭(K_int) 신호가 생성된다.

기준 클럭(K)과 입력신호가 제4도의 신호 파형도에서 보는 바와 같이 2NS의 셋업 시간과 2NS의 홀드 시간을 갖는다고 가정하면, 상기 입력버퍼(2)의 내부에서 기준 클럭(K)에 의해 만들어진 신호인 정 클럭신호(CLK)와 부 클럭신호(CLK#)의 경로 게이트(PG1,PG2,PG3,PG4)에 인가된다.

(1) 기준 클럭(K)이 로우(LOW)일때 클럭은 로우이므로, NMOS(PG1-N, PG2-N)은 오프(OFF)이고, PMOS(PG3-P, PG4-P)는 온(ON)이고, CLK#는 하이(HIGH)이므로 PMOS(PG1-P, PG2-P)는 오프(OFF)이고, NMOS(PG3-N, PG4-N)은 온(ON)이다. 따라서 입력 신호는 PG3와 PG4를 거쳐 지연이 없는 경로(PATH)를 통하여 상기 입력버퍼(2)로 간다. 이때 입력 신호(INPUT_int2)는 지연이 없으므로 K_int에 비해 일찍 상기 입력버퍼(2)에 도달하므로 셋업시간에 마진이 생긴다.

(2) 기준 클럭(K)이 하이(HIGH)일때 클럭은 하이이므로 NMOS(PG1-N, PG2-N)는 온(ON)이고, PMOS(PG3-P, PG4-P)는 오프(OFF)이며, CLK#는 로우이므로 PMOS(PG1-P, PG2-P)는 온(ON)이고, NMOS(PG3-N, PG4-N)는 오프(OFF)이다. 따라서 입력신호는 PMOS(PG1와 PG2)를 거쳐 지연이 있는 경로를 통하여 상기 입력버퍼(2)로 간다. 이때 입력신호(INPUT_int2)는 지연부(3)를 거치므로 K_int에 비해 늦게 상기 입력버퍼(2)에 도달하므로 홀드 시간이 마진이 생긴다.

상기와 같은 본 발명은, 셋업 시간을 위하여 상기 입력버퍼(2) 회로를 설계하여도 홀드시간의 마진이 지연부(3)의 작용에 의한 만큼은 개선되므로 반도체 장치의 셋업시간과 홀드 시간의 마진이 커지는 효과가 있다.

Claims (2)

1. 클럭신호(K)에 따라 입력단(1)을 통한 입력신호가 인가될 때 입력되는 클럭신호에 따라 온/오프되는 제1 경로 게이트에 연결된 지연수단(3) 상기 지연 수단(3)으로부터의 출력신호를 제2 경로 게이트를 통해 홀드 시간 경로로 입력받고, 상기 입력단(1)으로부터의 입력신호를 클럭신호에 따라 상기 지연수단(3)에 연결된 제1 및 제2 경로 게이트와는 반대로 온/오프되도록 구성한 제3 및 제4 경로 게이트를 통해 셋업 시간 경로로 입력받되, 입력되는 클럭신호(K)의 지연된 인터널 클럭이 로우에서 하이로, 하이에서 로우로 변화하는 순간에 들어오는 셋업 시간과 홀드 시간 경로를 다르게하여 입력받는 입력버퍼수단(2)을 구비하는 것을 특징으로 하는 셋업/홀드 시간을 갖는 반도체 장치.
2. 제1항에 있어서, 상기 제1 내지 제4 경로 게이트는, 각각 PMOS와 NMOS의 결합으로 이루어지는 것을 특징으로 하는 셋업/홀드 시간을 갖는 반도체 장치.