KR0137983B1 - 가용성 지연회로 - Google Patents

Abstract

본 발명의 가용성 지연회로는 반도체 장치에 사용되어 신호의 지연이 필요한 시간영역에서는 지연동작을 하고 신호의 지연이 불필요한 시간영역에서는 전송동작을 한다. 이를 위하여, 외부로부터의 신호를 입력하기 위한 입력라인과, 지연동작을 제어하는 신호를 입력하기 위한 제어라인과, 상기 입력라인상의 신호를 지연하기 위한 지연수단과, 상기 제어라인상의 신호에 의해 상기 입력라인상의 신호 및 상기 지연수단으로 부터의 신호를 선택하여 출력라인쪽으로 출력하는 절환수단을 구비한다.

Description

가용성 지연회로

제 1 도는 종래의 지연회로의 출력파형도,

제 2 도는 본 발명의 실시에에 따른 가용성 지연회로의 회로도

제 3 도는 제 2 도에 도시된 회로의 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

S1,S2,S3:전송수단 12,22,32,38:인버터

30:절환회로 24:지연회로

본 발명은 지연회로에 관한 것으로, 보다 상세하게는 신호의 지연이 필요한 시간영역에서는 지연동작을 하고 신호의 지연이 불필요한 시간영역에서는 전송동작을 하는 가용성 지연회로에 관한 것이다.

종래의 지연회로는 모든 시간영역에서 신호를 지연시킴으로써, 특정한 시간영역에서는 신호를 지연시키고 나머지 시간영역에서는 신호를 그대로 전송하고자 할 경우에는 사용할 수 없다는 문제점이 있다.

제 1 도에 도시된 타이밍도를 참조하여 종래의 지연회로(도시하지 않음)의 특성과 이를 이용한 회로의 동작에 대해 살펴보면, 외부로부터 제1A도와 같은 신호가 지연회로로 입력되면 그 지연회로에서는 제1B도에 예시된 바와같이 일정시간 (td) 지연된 신호를 출력하게 된다.

그리고, 상기 지연회로와 AND게이트를 조합한 회로(도시하지 않음)의 경우 상기 지연회로로부터 입력되는 신호 및 그 지연회로를 거치지 않고 직접 외부로부터 입력된 신호를 AND게이트에서 앤드처리하여 제1C도에 예시된 바와 같은 신호를 출력한다.

한편, 상기 지연회로 및 OR게이트를 조합한 회로(도시하지 않음)의 경우 상기 지연회로로부터 입력되는 신호 및 그 지연회로를 거치지 않고 직접 외부로부터 입력된 신호를 OR게이트에서 오어처리하여 제1D도에 예시된 바와 같은 신호를 출력한다.

그러나, 상기 제 1B도의 파형도에서 알 수 있듯이, 종래의 지연회로는 모든 시간영역에서 신호를 지연시킨다. 따라서 특정시간 영역에서만 신호를 지연하고자 할 경우, 예를들어 반도체 장치에 있어서 역할이 상이한 다수의 신호가 동시에 입력되어 상기 다수 신호의 입력수차를 조절하여 각 신호의 활동상태를 보장해 주어야 할 경우는, 다수 신호의 순차에 따라 신호의 지연이 요구되고 반면에, 상기 신호들의 입력시간이 상충되지 않는 경우는 각 신호를 그대로 반도체 장치로 입력하는 것이 요구될 때, 상술한 종래의 지연회로는 이 요구를 만족시킬 수 없다는 단점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위해 이루어진 것으로, 특정한 시간영역에서만 신호를 지연시킬 수 있도록 한 가용성 지연회로를 제공함을 목적으로 한다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시에에 따르면, 입력라인을 통해 입력되는 입력신호를 지연시키는 지연수단과, 이 지연수단의 전단 및 후단에 설치되어 제어라인을 통한 제어신호에 따라 상기 지연수단으로의 신호입력 및 상기 지연수단에서 지연된 신호의 출력을 제어하는 제 2 및 제 3 전송수단과, 전원전압과 상기 제 3 전송수단 사이에 설치되고 상기 제어신호에 의해 상기 제 2 및 제 3 전송수단과는 반대로 동작하여 일정전위의 신호를 출력하는 제 1 전송수단 및, 상기 제 1 및 제 3 전송수단으로부터의 신호중에서 상기 제어신호에 따라 어느 한 신호를 택일하여 출력하는 절환수단을 구비한 가용성 지연회로가 제공된다.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제 2 도는 본 발명의 실시예에 따른 가용성 지연회로의 회로도로서, 본 발명의 실시예는 입력라인(20)을 통해 입력되는 입력신호를 일정시간(td) 지연시키는 지연회로(24)와, 상기 지연회로(24)의 전단 및 후단에 설치되어 제어라인(10)을 통한 제어신호에 따라 상기 지연회로(24)로의 신호입력 및 상기 지연회로(24)에서 지연된 신호의 출력을 제어하는 제 2 및 제 3 전송수단(S2,S3)과, 전원전압(Vcc)과 상기 제 3 전송수단(S3) 사이에 설치되고 상기 제어신호에 의해 상기 제 2 및 제 3 전송수단(S2,S3)과는 반대로 동작하여 일정전위의 신호를 출력하는 제 1 전송수단(S1) 및, 상기 제 1 및 제 3 전송수단(S1,S3)으로부터의 신호중에서 상기 제어신호에 따라 어느 한 신호를 택일하여 출력하는 절환회로(30)를 구비한다.

여기서, 상기 지연회로(24)의 전단(즉, 입력단)에는 게이트가 제어라인(10)과 접속된 PMOS트랜지스터(Q3)와 게이트가 인버터(12)를 매개로 상기 제어라인(10)에 접속된 NMOS트랜지스터(Q4)로 된 전송게이트로 이루어진 제 2 전송수단(S2)이 설치되는데, 그 제 2 전송수단(S2)은 상기 제어신호에 의해 인버터(22)를 통한 입력라인(20)의 신호를 상기 지연회로(24)로 입력시킨다.

상기 지연회로(24)의 후단(즉, 출력단)에는 상기 제 2 전송수단(S2)과 설치위치만 차이날 뿐 동일 형태 및 동일하게 동작하는 트랜지스터(Q5,Q6)로 된 전송게이트로 이루어진 제 3 전송수단(S3)이 설치되고, 그 제 3 전송수단(S3)은 상기 제어신호에 의해 상기 지연회로(24)로부터의 신호를 출력하게 된다.

상기 제 1 전송수단(S1)은 NMOS트랜지스터(Q1)과 PMOS트랜지스터(Q2)로 된 전송게이트로 이루어져 전원전압(Vcc)과 상기 제 3 전송수단(S3)의 출력단 사이에 설치되는데, 그 제 1 전송수단(S1)은 상기 NMOS트랜지스터(Q1)의 게이트가 제어라인(10)에 접속되고 상기 PMOS트랜지스터(Q2)의 게이트가 상기 인버터(12)의 출력단에 접속되므로 상기 제 2 및 제 3 전송수단(S2,S3)과는 반대되게 동작한다.

그리고, 상기 제어라인(10)의 제어신호는 여러 입력신호의 충돌시간동안을 감지하는 감지신호로서 로우레벨 상태일 때만 시간지연이 행해지도록 하는 신호이고, 상기 입력라인(20)의 입력신호는 특정시간(즉, 제어신호가 로우레벨일 때)에만 시간지연을 희망하는 신호이다.

즉, 상기 제 1 전송수단(S1)은 상기 제어신호가 하이레벨의 신호일 경우에는 외부에서 입력되는 전원전압(Vcc)을 상기 절환회로(30)로 전송하고, 상기 제어신호가 로우레벨의 신호일 경우에는 비도통상태가 되어 상기 절환회로(30)의 입력노드를 플로팅(floating)상태로 만든다.

상기 제 2 전송수단(S2)은 상기 제어신호가 로우레벨의 신호일 경우에는 인버터(22)를 통한 입력라인(20)의 신호를 상기 지연회로(24)로 전송하고, 상기 제어신호가 하이레벨의 신호일 경우에는 비도통상태가 되어 상기 지연회로(24)의 입력단을 플로팅(floating)상태로 만든다.

상기 제 3 전송수단(S3)은 상기 제어신호가 로우레벨의 신호일 경우에는 상기 지연회로(24)에서 출력되는 신호를 상기 절환회로(30)로 전송하고, 상기 제어신호가 하이레벨의 신호일 경우에는 비도통상태가 되어 상기 지연회로(24)의 출력단을 플로팅(floating)상태로 만든다.

한편, 상기 절환회로(30)는 상기 제 1 전송수단(S1) 또는 제 3 전송수단(S3)을 통해 입력되는 신호를 입력받아 연산처리한 후 결과신호를 출력하는 지연부(31)와, 상기 제어라인(10)으로부터의 제어신호 및 상기 입력라인(20)으로부터의 입력신호를 입력받아 연산처리한 후 결과신호를 출력하는 전송부(35) 및, 상기 지연부(31)와 전송부(35)로부터의 신호를 입력받아 오어처리한 후 최종결과신호를 출력라인쪽으로 출력하는 오어게이트(38)로 구성된다.

여기서, 상기 지연부(31)는 제 1 및 제 3 전송수단(S1,S3)의 출력단에 접속되어 제 1 전송수단(S1) 또는 제 3 전송수단(S3)으로부터의 신호를 반전시키는 인버터(32)와, 제 1 및 제 3 전송수단(S1,S3)의 출력단에 접속되어 제 1 전송수단(S1) 또는 제 3 전송수단(S3)으로부터의 신호 및 상기 인버터(22)를 통해 반전된 입력라인(20)의 신호를 입력받아 노어처리하는 노어게이트(33)와, 상기 인버터(32)와 노어게이트(33)로부터의 신호를 입력받아 오어처리하는 오어게이트(34)로 이루어진다.

상기 전송부(35)는 제어라인(10)으로부터의 제어신호 및 입력라인(20)으로부터의 신호를 입력받아 낸드처리하는 낸드게이트(36)와, 이 낸드게이트(36)의 출력신호를 반전시키는 인버터(37)로 이루어진다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 가용성 지연회로의 작용에 대해 설명하면 다음과 같다.

본 발명의 실시예 설명에서는, 제어라인(10)을 통해 제 3A 도와 같은 파형의 제어신호가 입력되고, 입력라인(20)을 통해서는 제 3B 도와 같은 파형의 신호가 입력된다고 설정하고 설명한다.

먼저, 제어신호 및 입력신호가 모두 하이레벨 상태인 구간에서는 제 1 전송수단(S1)이 활성화되고 제 2 및 제 3 전송수단(S2,S3)은 비활성화되므로, 지연회로(24)의 동작이 수행되지 않게 되어 입력신호에 대한 지연동작은 행해지지 않은 채 외부로부터의 전원전압(Vcc)만이 상기 제 1 전송수단(S1)을 통해 절환회로(30)의 지연부(31)로 입력된다. 이 때, 그 절환회로(30)의 전송부(35)로는 현재의 제어신호와 입력신호가 입력된다.

그에 따라, 상기 절환회로(30)의 지연부(31)는 시간지연되지 않은 신호(즉, 제 1 전송수단(S1)을 통해 입력되는 신호)가 입력됨에 따라 논리연산처리하여 로우레벨의 신호를 오어게이트(38)의 일 입력단으로 인가하고, 전송부(35)에서는 하이레벨의 신호를 그 오어게이트(38)의 다른 입력단으로 입력시킴으로써, 상기 오어게이트(38)에서는 하이레벨의 신호를 출력하게 된다.

그 오어게이트(38)에서 출력되는 신호는 입력라인(20)을 통해 입력되는 입력신호(즉, 제어신호가 하이레벨 구간일 때의 신호와 펄스폭이 동일한 상태에서 라이징(rising) 및 폴링 엣지(falling edge)의 시점도 동일하다. 즉, 3B에 예시된 입력신호에 대해 제 3C 도에 예시된 바와 같이 시간지연이 없는 신호가 출력된다.

이에 반하여, 제어신호가 로우레벨의 구간으로 되고 입력라인(20)을 통해 입력되는 신호가 하이레벨구간을 형성하는 경우에는, 제 1 전송수단(S1)이 비활성화되고 제 2 및 제 3 전송수단(S2,S3)이 활성화되므로, 지연회로(24)에서는 입력라인(20)을 통해 제 2 전송수단(S2)을 거쳐서 입력되는 신호에 대해 일정시간(td)동안 지연시킨 후 출력시킨다.

따라서, 절환회로(30)에서는 제 3C 도에 예시된 바와 같이 상기 지연시간(td)동안 지연된 신호를 출력신호로서 출력하게 된다.

상술한 바와 같이, 본 발명의 지연회로는 신호의 지연의 필요한 경우에만 외부에서 인에이블 신호를 입력함으로써, 상기 인에이블신호가 입력된 경우에만 신호를 지연할 수 있다는 이점을 제공하고 있다.

Claims (2)

1. 입력라인을 통해 입력되는 입력신호를 지연시키는 지연수단(24)과, 상기 지연수단(24)의 전단 및 후단에 설치되어 제어라인을 통한 제어신호에 따라 상기 지연수단(24)으로의 신호입력 및 상기 지연수단(24)에서 지연된 신호의 출력을 제어하는 제 2 및 제 3 전송수단(S2,S3)과 상기 제어신호에 의해 상기 제 2 및 제 3 전송수단(S2,S3)과는 반대로 동작하여 일정전위의 신호를 출력하는 제 1 전송수단(S1) 및, 상기 제 1 및 제 3 전송수단(S2,S3)으로부터의 신호중에서 상기 제어신호에 따라 어느 한 신호를 택일하여 출력하는 절환수단(30)을 구비한 것을 특징으로 하는 가용성 지연회로.
2. 제 1 항에 있어서, 상기 전송수단(S1,S2,S3)은 각각 전송게이트로 구성된 것을 특징으로 하는 가용성 지연회로.