JP2001185996A

JP2001185996A - 半導体装置の入力回路

Info

Publication number: JP2001185996A
Application number: JP36412899A
Authority: JP
Inventors: Kazuo Otoge; 和夫大峠
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】入力パルス信号が鈍化したパルスか急峻なパル
スであるかを判別するとともに、鈍化したパルスの状態
でノイズによる影響を受けやすいときには、シュミット
回路として動作し、急峻なパルスのときにはインバータ
入力回路として動作することができる入力回路を提供す
る。【解決手段】入力パルス信号の立ち上がりが垂直に近い
遷移状態を有する急峻なパルスかそれよりもなだらかな
遷移状態を有する鈍化したパルスであるかを判別する信
号波形判断手段（ＩＮＶ１，ＩＮＶ２，ＥｘＯＲ１，Ｉ
ＮＶ３）およびこの信号波形判断手段で導通が制御され
るスイッチ手段（Ｍ７，Ｍ８）とをヒステリシス特性を
有する入力バッファ手段（Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ
５，Ｍ６）を備え、入力パルス信号の立ち上がりまたは
立ち下がりが、急峻なパルスの場合は入力バッファ手段
をインバータ入力回路として動作させ、鈍化したパルス
の場合は入力バッファ手段をシュミット入力回路として
動作させる切替制御を、信号波形判断手段がスイッチ手
段に対して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の入力回
路に係わり、特にシュミット回路により入力パルス信号
が垂直に近い遷移状態を有する急峻なパルスかこの急峻
なパルスよりもなだらかな遷移時間を有する鈍化したパ
ルスであるかを判別し、かつスイッチとして動作する半
導体装置の入力回路に関する。

【０００２】

【従来の技術】この種の従来のシュミット回路を有する
入力回路は、入力パルス信号によって伝播されるノイズ
による誤動作や不安定さを除去することを目的として、
半導体装置の入力側に設けられているのが一般的であ
る。

【０００３】上述した従来のシュミット回路を有する入
力回路の一例が特開平５−２９９９８１号公報に記載さ
れている。同公報記載の入力回路の回路図を示した図４
を参照すると、この入力回路は、電源電位および接地電
位間に直列接続されゲートが入力端子ＩＮ２に共通接続
されてインバータを構成するＰチャネル型電界効果トラ
ンジスタ（以下、Ｐチャネル型ＭＯＳトランジスタと称
す）Ｍ９およびＭ１０とＮチャネル型電界効果トランジ
スタ（以下、Ｎチャネル型ＭＯＳトランジスタと称す）
Ｍ１１およびＭ１２と、このインバータの出力端子ＯＵ
Ｔ２にゲートが接続され、ドレインが接地電位に接続さ
れ、ソースがＰチャネル型ＭＯＳトランジスタＭ９およ
びＭ１０の直列接続点に接続されるＰチャネル型ＭＯＳ
トランジスタＭ１３と、同様にインバータの出力端子Ｏ
ＵＴ２にゲートが接続され、ドレインが電源電位に接続
され、ソースがＮチャネル型ＭＯＳトランジスタＭ１１
およびＭ１２の直列接続点に接続されるＮチャネル型Ｍ
ＯＳトランジスタＭ１４とを有しており、Ｐチャネル型
ＭＯＳトランジスタＭ１３およびＮチャネル型ＭＯＳト
ランジスタＭ１４により予め次の出力信号と反対の信号
をフィードバックさせておくことで、ヒステリシス電圧
を確保する構成である。

【０００４】上述した構成からなる従来の入力回路は、
例えば、入力回路が高電位から低電位へ、あるいは低電
位から高電位へ遷移する際にロジックレベルにヒステリ
シスをもたせている。

【０００５】

【発明が解決しようとする課題】上述したように従来の
入力回路は、上述した入力回路を有する半導体装置とそ
の周辺回路との関係を示した図５を参照すると、複数の
周辺デバイスであるデバイスＡ、デバイスＢ、デバイス
Ｃがそれぞれバス１で相互に接続されている。

【０００６】この構成において、デバイスＣにシュミッ
ト回路を有する入力回路が搭載され、このシュミット回
路はデバイスＡおよびＢからの出力信号を受けるシステ
ム構成をとる。その場合、シュミット回路はその回路の
特性上、いかなる場合でも信号を入力した時点から信号
を出力する時点までの信号パス間を考えると、シュミッ
ト回路による遅延が生じるため、応答速度が遅くなる。

【０００７】そのため、例えば、デバイスＢの出力信号
（信号ｂ）はヒステリシスを必要とする十分なまった
（鈍化した）ノイズによる影響を受けやすい波形であ
り、デバイスＡの出力信号（信号ａ）はヒステリシスを
必要としない、立ち上がりが垂直に近い遷移状態を有す
る急峻なパルス（以下、急峻なパルスと称す）波形とな
っている場合でも、デバイスＣの内部回路に伝達される
時間は、デバイスＣに搭載されたシュミット回路による
遅延のために、遅くなってしまうという問題がある。

【０００８】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、入力パルス信号が鈍化したパル
スであるか急峻なパルスであるかを判別するとともに、
鈍化したパルスのためノイズによる影響を受けやすいと
きには、従来通りシュミット回路として動作し、急峻な
パルスのときにはインバータ入力回路として動作するこ
とができる半導体装置の入力回路を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明の半導体装置の入
力回路は、入力パルス信号の論理レベルのロウレベルか
らハイレベルへの立ち上がりが垂直に近い遷移状態を有
する急峻なパルスかこの急峻なパルスよりもなだらかな
遷移時間を有する鈍化したパルスであるかを判別する信
号波形判断手段およびこの信号波形判断手段で導通が制
御されるスイッチ手段とヒステリシス特性を有する入力
バッファ手段とを備え、前記信号波形判断手段は、前記
入力パルス信号の立ち上がりまたは立ち下がりが前記急
峻なパルスの場合は前記入力バッファ手段をインバータ
入力回路として動作させ、前記入力パルス信号の立ち上
がりまたは立ち下がりが前記鈍化したパルスである場合
は前記入力バッファ手段をシュミット入力回路として動
作させる切替制御を前記スイッチ手段に対して行うこと
を特徴とする。

【００１０】また、前記入力パルス信号がバスラインを
介して複数の機能ブロックから異なるタイミングで与え
られ、これら複数の入力パルス信号のうち少なくとも一
方の前記機能ブロックからの前記入力パルス信号が前記
鈍化したパルスであり他方の前記機能ブロックからの前
記入力パルス信号は前記急峻なパルスであっても、前記
信号波形判断手段および前記スイッチ手段を備える単一
の前記入力バッファ手段により、前記鈍化したパルスの
方の前記入力パルス信号に対しては前記シュミット入力
回路の動作により波形成形し、前記急峻なパルスである
前記入力パルス信号に対しては前記インバータ入力回路
の動作で波形成形することができる。

【００１１】さらに、前記スイッチ手段が、シュミット
機能をインバータ機能に転換するための切替手段として
もよい。

【００１２】さらにまた、前記信号波形判断手段は、電
源電圧寄りの第１のしきい値特性を有する第１の入力バ
ッファと接地電位寄りの第２のしきい値特性を有する第
２の入力バッファと、これら２つの入力バッファの出力
信号の論理レベルを比較する排他的論理和手段とこの排
他的論理和手段の出力を極性反転させる論理回路とで構
成することもできる。

【００１３】また、信号波形判断手段は、前記入力パル
ス信号の立ち上がりまたは立ち下がりが前記鈍化したパ
ルスのとき、前記立ち上がりおよび前記立ち下がりのレ
ベル遷移期間では前記スイッチ手段を導通状態にしてシ
ュミット動作を活性化させ、レベル遷移期間終了後は前
記スイッチ手段を非導通状態にしてシュミット動作を非
活性化させインバータ動作のみとすることもできる。

【００１４】さらに、前記信号波形判断手段の出力は、
前記入力パルス信号の立ち上がりまたは立ち下がりが前
記急峻なパルスとして変化しているとき、前記論理回路
のしきい値以下のレベルになり、前記スイッチ手段を非
導通状態に維持することもできる。

【００１５】さらにまた、前記信号波形判断手段の出力
は、ヒステリシス特性を制御するフィードバック手段を
非活性化することもできる。

【００１６】また、前記シュミット入力回路が電源電位
側および接地電位側それぞれに複数のトランジスタを直
列接続したインバータの出力信号に応答して現在出力中
の信号レベルの逆極性のレベルをそれぞれの前記接続点
にフィードバックするトランジスタをそれぞれ備えると
き、これら両トランジスタにフィードバックスする前記
逆極性のレベルは、それぞれに対応した設けられる前記
スイッチ手段を介して行われ、かつ電源電位側へフィー
ドバックする前記スイッチ手段は前記信号波形判断手段
の出力で制御され、接地電位側へフィードバックする前
記スイッチ手段は前記信号波形判断手段の極性反転出力
でそれぞれの導通が制御されてもよい。

【００１７】さらに、前記スイッチ手段は、前記シュミ
ット入力回路におけるヒステリシス電圧確保用の第１導
電型の電界効果トランジスタおよび第２導電型の電界効
果トランジスタそれぞれの有する出力フィードバック手
段それぞれと前記逆極性のレベル供給源との間に設けら
れる。

【００１８】さらにまた、前記入力バッファ手段は、電
源電位および接地電位間に直列接続されゲートが入力端
子に共通接続されてインバータ手段を構成する第１およ
び第２の第１導電型の電界効果トランジスタおよび第１
および第２の第２導電型トランジスタと、前記インバー
タ手段の出力端子にゲートが接続されソースが前記第１
および第２の第１導電型の電界効果トランジスタの直列
接続点に接続される第１のフィードバック手段である第
１導電型の電界効果トランジスタと、前記インバータ手
段の出力端子にゲートが接続されソースが前記第１およ
び第２の第２導電型の電界効果トランジスタの直列接続
点に接続される第２のフィードバック手段である第３の
第２導電型の電界効果トランジスタと、この第３の第２
導電型の電界効果トランジスタのドレインおよび電源電
位間に直列に接続される第４の第１導電型の電界効果ト
ランジスタと、前記第３の第１導電型の電界効果トラン
ジスタのドレインおよび接地電位間に直列に接続される
第４の第２導電型の電界効果トランジスタと、前記入力
端子に入力端が共通接続される第１および第２のインバ
ータと、これらのインバータの出力信号線を２入力端に
個別に接続する排他的論理和回路と、この排他的論理和
回路の出力信号線を前記第４の第２導電型の電界効果ト
ランジスタのゲートに接続し、さらに第３のインバータ
を介して前記第４の第１導電型の電界効果トランジスタ
のゲートに接続して構成する。

【００１９】

【発明の実施の形態】まず、本発明の実施の形態を図面
を参照しながら説明する。図１は本発明の第１の実施の
形態を示す回路図である。図１を参照すると、本発明に
よる半導体装置の入力回路は、電源電位および接地電位
間に直列接続されゲートが入力端子ＩＮ１に共通接続さ
れてインバータ手段を構成する第１および第２のＰチャ
ネル型ＭＯＳトランジスタＭ１およびＭ２と、第１およ
び第２のＮチャネル型ＭＯＳトランジスタＭ３およびＭ
４と、インバータ手段の出力端（出力端子ＯＵＴ１）に
ゲートが接続されソースがＰチャネル型ＭＯＳトランジ
スタＭ１およびＭ２の直列接続点Ａに接続される第１の
フィードバック手段であるＰチャネル型ＭＯＳトランジ
スタＭ５と、このインバータ手段の出力端子ＯＵＴ１に
ゲートが接続されソースがＮチャネル型ＭＯＳトランジ
スタＭ３およびＭ４の直列接続点Ｃに接続される第２の
フィードバック手段である第３のＮチャネル型ＭＯＳト
ランジスタＭ６と、このＮチャネル型ＭＯＳトランジス
タＭ６のドレインおよび電源電位間に直列に接続される
第４のＰチャネル型ＭＯＳトランジスタＭ８と、Ｐチャ
ネル型ＭＯＳトランジスタＭ５のドレインおよび接地電
位間に直列に接続される第４のＮチャネル型ＭＯＳトラ
ンジスタＭ７と、入力端子ＩＮ１に入力端が共通接続さ
れる第１および第２のインバータＩＮＶ１およびＩＮＶ
２と、これらのインバータＩＮＶ１およびＩＮＶ２の出
力信号線ＥおよびＦを２入力端に個別に接続する排他的
論理和回路ＥｘＯＲ１と、この排他的論理和回路ＥｘＯ
Ｒ１の出力ノードＧをＮチャネル型ＭＯＳトランジスタ
Ｍ７のゲートに接続し、さらに第３のインバータＩＮＶ
３を介してＰチャネル型ＭＯＳトランジスタＭ８のゲー
トに接続して構成する。

【００２０】すなわち、図４に示した従来の入力回路と
の相違点は、Ｎチャネル型ＭＯＳトランジスタＭ７、Ｐ
チャネル型ＭＯＳトランジスタＭ８、インバータＩＮＶ
１、ＩＮＶ２、ＩＮＶ３、および排他的論理和回路Ｅｘ
ＯＲ１をさらに付加したことである。

【００２１】上述した構成要素のうち、論理スレッショ
ルド（しきい値）が電源電位寄りに予め高く設定された
ＩＮＶ１および論理スレッショルド（しきい値）が接地
電位寄りに予め低く設定されたＩＮＶ２から出力される
信号はＥｘＯＲ１に供給される。

【００２２】そのＥｘＯＲ１の出力信号は、Ｎチャネル
型ＭＯＳトランジスタＭ７に供給され、さらにインバー
タＩＮＶ３を介して論理レベルを極性反転させた信号が
Ｐチャネル型ＭＯＳトランジスタＭ８のゲート電極に供
給されることにより、これらのトランジスタが制御され
る。

【００２３】すなわち、Ｎチャネル型ＭＯＳトランジス
タＭ７およびＰチャネル型ＭＯＳトランジスタＭ８はそ
れぞれスイッチとして働き、双方とも導通状態になる時
には、Ｎチャネル型ＭＯＳトランジスタＭ７およびＰチ
ャネル型ＭＯＳトランジスタＭ５の直列接続点であるノ
ードＢに接地電位を供給する。Ｎチャネル型ＭＯＳトラ
ンジスタＭ６およびＰチャネル型ＭＯＳトランジスタＭ
８の直列接続点であるノードＤには電源電圧レベルを供
給する。

【００２４】図１におけるインバータＩＮＶ１，ＩＮＶ
２，ＩＮＶ３および排他的論理和回路ＥｘＯＲ１の詳細
な回路構成は、当業者にとってよく知られており、また
本発明とは直接関係しないので、その詳細な構成の説明
は省略する。

【００２５】上述した構成からなる本発明の入力回路
は、シュミット回路を有し、現在出力中の信号の次に出
力される出力信号に対して逆極性となる信号を、入力バ
ッファを構成するインバータのＰチャネル型ＭＯＳトラ
ンジスタＭ１，Ｍ２の直列接続点のノードＡおよびＮチ
ャネル型ＭＯＳトランジスタＭ３，Ｍ４の直列接続点の
ノードＣに対し、Ｐチャネル型ＭＯＳトランジスタＭ５
およびＮチャネル型ＭＯＳトランジスタＭ６によりそれ
ぞれフィードバックさせてヒステリシス動作をさせてい
る。

【００２６】このフィードバックをさせるＰチャネル型
ＭＯＳトランジスタＭ５のドレイン電極と接地電位との
間にＮチャネル型ＭＯＳトランジスタＭ７を挿入接続す
ることにより接地電位をフィードバックするためのスイ
ッチの役割を果たしている。

【００２７】同様に、Ｎチャネル型ＭＯＳトランジスタ
Ｍ６のドレイン電極と電源電位との間にＰチャネル型Ｍ
ＯＳトランジスタＭ８を挿入接続することにより電源電
位をフィードバックするためのスイッチの役割を果たし
ている。

【００２８】入力端子ＩＮ１から供給される入力パルス
信号に応答して、インバータＩＮＶ１、ＩＮＶ２、排他
的論理和回路ＥｘＯＲ１およびＩＮＶ３がＮチャネル型
ＭＯＳトランジスタＭ７およびＰチャネル型ＭＯＳトラ
ンジスタＭ８をそれぞれ制御することにより、入力パル
ス信号の極性変化時の遷移時間が急峻なパルスであれば
フィードバック経路を遮断してインバータ入力回路に
し、入力パルス信号の極性変化時の遷移時間が緩やかな
鈍化したパルスであればフィードバック経路を導通状態
にしてシュミット入力回路にする。

【００２９】ここで、入力パルス信号が急峻なパルスで
かつ論理レベルのロウレベルから論理レベルのハイレベ
ルへ立ち上がるときと、論理レベルのハイレベルから論
理レベルのロウレベルへ立ち下がるときの動作を、図１
およびその動作説明用の波形図を示した図４を併せて参
照しながら説明する。

【００３０】まず、入力パルス信号が急峻なパルスとし
て立ち上がる時の動作を述べる。入力端子ＩＮ１からイ
ンバータＩＮＶ１およびＩＮＶ２に急峻なパルス信号が
供給されると、論理スレッショルドＶｔｈを予め接地電
位寄りに低く設定してあるインバータＩＮＶ１は、論理
スレッショルドＶｔｈを予め電源電位寄りに高く設定し
てあるインバータＩＮＶ２よりも先に動作する（タイミ
ングＴ１）。

【００３１】そのため、信号の変化順序としてはノード
Ｆの信号は、入力パルス信号がロウレベルからハイレベ
ルへ変化すると直ちにロウレベルへ変化し、続いてノー
ドＥの出力信号もロウレベルへ変化する（タイミングＴ
２）。

【００３２】ノードＦの出力信号がロウレベルへ変化し
た時点Ｔ１ではノードＥはまだロウレベルにあるから、
ＥｘＯＲ１は入力パルス信号の不一致を検出して、その
出力端のノードＧにおける出力信号はロウレベルからハ
イレベルへ遷移していく（タイミングＴ１からＴ２）。

【００３３】しかし、ＩＮ１に供給された入力パルス信
号が急峻なパルスであるため、ノードＧの電位がインバ
ータＩＮＶ３の論理スレッショルドＶｔｈ又はＮチャネ
ル型ＭＯＳトランジスタＭ７のスレッショルドＶｔｎを
超える前にノードＥの出力信号がロウレベルまで変化し
てしまい（タイミングＴ２）、その結果ハイレベルへ上
がりかけたノードＧの電位も再びロウレベルへ戻ってし
まう。

【００３４】従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ７およびＰチャネル型ＭＯＳトランジスタＭ８は非導
通状態を維持するのでスイッチとしてはＯＦＦしたまま
となる。そのため、ノードＢにはロウレベルが供給され
ず、また、ノードＤにも電源電位は供給されない。

【００３５】次に、入力パルス信号が急峻なパルスとし
て立ち下がる時の動作を説明する。上述した立ち上がり
時の動作に準じるがノードＥとノードＦの動作順序が入
れ替わる。すなわち、ハイレベルを維持していた入力パ
ルス信号が急峻なパルスとして立ち下がると、論理スレ
ッショルドＶｔｈが高く設定してあるインバータＩＮＶ
２は、論理スレッショルドＶｔｈが低く設定してあるイ
ンバータＩＮＶ１よりも先に動作する。

【００３６】そのため、信号の変化順序としてはノード
Ｅの出力信号は、入力パルス信号がハイレベルからロウ
レベルへ変化すると直ちにハイレベルへ変化し（タイミ
ングＴ４）、続いてノードＦの出力信号もハイレベルへ
変化する（タイミングＴ５）。

【００３７】ノードＥの信号がハイレベルへ変化した時
点（タイミングＴ４）ではノードＦはまだロウレベルに
あるから、ＥｘＯＲ１は入力パルス信号の不一致を検出
して、その出力端のノードＧにおける出力信号はロウレ
ベルからハイレベルへ遷移していく（タイミングＴ４か
らＴ５））。

【００３８】しかし、インバータＩＮＶ１に供給された
入力パルス信号が急峻なパルスであるため、ノードＧの
電位がインバータＩＮＶ３の論理スレッショルドＶｔｈ
又はＮチャネル型ＭＯＳトランジスタＭ７のスレッショ
ルドＶｔｎを超える前にノードＦの信号がハイレベルへ
変化してしまい、その結果ハイレベルへ上がりかけたノ
ードＧの電位も再びロウレベルへ戻ってしまう（タイミ
ングＴ５）。

【００３９】従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ７およびＰチャネル型ＭＯＳトランジスタＭ８は非導
通状態を維持するのでスイッチとしてはＯＦＦしたまま
となる。そのため、ノードＢには接地電位が供給され
ず、また、ノードＤにも電源電位は供給されない。

【００４０】これらの動作の結果、入力パルス信号が急
峻なパルスの時、本発明の入力回路はヒステリシス動作
が機能しないインバータ入力回路として動作するので、
従来の回路構成に比べ高速に動作する。

【００４１】一方、入力パルス信号が鈍化したパルス信
号になっている場合で、かつロウレベルからハイレベル
へ立ち上がる時の動作を説明する。入力端子ＩＮ１から
インバータＩＮＶ１およびＩＮＶ２に供給された入力パ
ルス信号がロウレベルからハイレベルへ徐々に変化し始
め、インバータＩＮＶ２の論理スレッショルドＶｔｈに
達する（タイミングＴ１）。

【００４２】このインバータＩＮＶ２の論理スレッショ
ルドＶｔｈは前述したように予め電源電位寄りに高く設
定してあるので、論理スレッショルドＶｔｈが低く設定
してあるインバータＩＮＶ１よりも先にロウレベルへ変
化することになり、インバータＩＮＶ２の出力であるノ
ードＦの電位はロウレベルへ極性反転する（タイミング
Ｔ１）。

【００４３】ノードＦの出力信号がロウレベルへ変化し
た時点（タイミングＴ１）ではノードＥはまだハイレベ
ルにあるから、ＥｘＯＲ１は入力パルス信号の不一致を
検出して、その出力端のノードＧにおける出力信号はロ
ウレベルからハイレベルに極性反転する。

【００４４】このとき、ＩＮ１に供給された入力パルス
信号が鈍化したパルス信号であるため、ハイレベルに極
性反転したノードＧの電位がインバータＩＮＶ３の論理
スレッショルドＶｔｈ又はＮチャネル型ＭＯＳトランジ
スタＭ７のスレッショルドＶｔｎを完全に超えるまでノ
ードＥの出力信号レベルはハイレベルの期間にあり、そ
の結果ノードＧの電位は電源電位まで上昇する。

【００４５】ノードＧの電位が電源電位まで上昇したこ
とにより、Ｎチャネル型ＭＯＳトランジスタＭ７および
Ｐチャネル型ＭＯＳトランジスタＭ８はそれぞれ導通状
態になり、それぞれ対応するＰチャネル型ＭＯＳトラン
ジスタＭ５およびＮチャネル型ＭＯＳトランジスタＭ６
に対して接地電位および電源電位を供給し、Ｐチャネル
型ＭＯＳトランジスタＭ５およびＮチャネル型ＭＯＳト
ランジスタＭ６はフィードバックトランジスタとして機
能する。

【００４６】従って、出力端子ＯＵＴ１はノードＥが変
化しても直ぐには変化せずハイレベルを維持するヒステ
リシス特性を有することになる。

【００４７】入力パルス信号がさらにハイレベルへ上昇
していきインバータＩＮＶ１の論理スレッショルドＶｔ
ｈに達するとノードＥの信号もロウレベルへ極性反転す
る（タイミングＴ３）。

【００４８】ノードＥの電位がロウレベルまで変化した
ことにより、ノードＧの電位もロウレベルに戻り、Ｎチ
ャネル型ＭＯＳトランジスタＭ７およびＰチャネル型Ｍ
ＯＳトランジスタＭ８はそれぞれ非導通状態になり、そ
れぞれ対応するＰチャネル型ＭＯＳトランジスタＭ５お
よびＮチャネル型ＭＯＳトランジスタＭ６に対しする接
地電位および電源電位の供給を遮断し、Ｐチャネル型Ｍ
ＯＳトランジスタＭ５およびＮチャネル型ＭＯＳトラン
ジスタＭ６はフィードバックトランジスタとして機能し
なくなると同時に入力回路はインバータ入力回路として
動作することになる。

【００４９】次に、入力パルス信号がハイレベルから鈍
化したパルスとして立ち下がる時の動作を説明する。入
力パルス信号がハイレベルからロウレベルへ徐々に変化
し始め、インバータＩＮＶ２の論理スレッショルドＶｔ
ｈに達する（タイミングＴ４）。

【００５０】このインバータＩＮＶ２の論理スレッショ
ルドＶｔｈは高く設定してあるので、論理スレッショル
ドＶｔｈが低く設定してあるインバータＩＮＶ１よりも
先にハイレベルへ変化することになり、インバータＩＮ
Ｖ２の出力であるノードＥの電位はハイレベルへ極性反
転する（タイミングＴ４）。

【００５１】ノードＥの出力信号がハイレベルへ変化し
た時点（タイミングＴ４）ではノードＦはまだロウレベ
ルにあるから、ＥｘＯＲ１は入力パルス信号の不一致を
検出して、その出力端のノードＧにおける出力信号はロ
ウレベルからハイレベルへ極性反転する。

【００５２】このとき、入力端子ＩＮ１に供給されてい
る入力パルス信号は鈍化したパルス信号であるため、極
性反転したノードＧの電位がインバータＩＮＶ３の論理
スレッショルドＶｔｈ又はＮチャネル型ＭＯＳトランジ
スタＭ７のスレッショルドＶｔｎを完全に超えるまでノ
ードＦの出力信号レベルはロウレベルの期間にあり、そ
の結果ノードＧの電位は電源電位まで上昇する（タイミ
ングＴ４からＴ５）。

【００５３】ノードＧの電位が電源電位まで上昇したこ
とにより、Ｎチャネル型ＭＯＳトランジスタＭ７および
Ｐチャネル型ＭＯＳトランジスタＭ８はそれぞれ導通状
態になり、それぞれ対応するＰチャネル型ＭＯＳトラン
ジスタＭ５およびＮチャネル型ＭＯＳトランジスタＭ６
に対して接地電位および電源電位を供給し、Ｐチャネル
型ＭＯＳトランジスタＭ５およびＮチャネル型ＭＯＳト
ランジスタＭ６はフィードバックトランジスタとして機
能する。従って、出力端子ＯＵＴ１はノードＥが変化し
ても直ぐには変化せずロウレベルを維持する。

【００５４】入力パルス信号がさらにロウレベルへ低下
していきインバータＩＮＶ１の論理スレッショルドＶｔ
ｈに達するとノードＦの信号もハイレベルへ極性反転す
る（タイミングＴ６）。

【００５５】ノードＦの電位が電源電位まで変化したこ
とにより、ノードＧの電位はロウレベルに戻り、ロウレ
ベルを維持していた出力端子ＯＵＴ１もハイレベルに極
性反転する。

【００５６】従って、入力パルス信号が鈍化したパルス
である場合は、入力パルス信号の立ち上がりおよび立ち
下がり時の遷移期間においてはフィードバックトランジ
スタが機能してシュミット入力回路として動作し、それ
以外の期間ではインバータ入力回路として動作する。

【００５７】上述した動作のうち、入力パルス信号の立
ち下がり時における入力回路の特性を示した図３を参照
すると、この図は電源電圧が５．０Ｖ、Ｔｊが１２５
℃、トランジスタのゲート長Ｌ＝０．６μｍ、入力波形
の鈍化したパルス状態の遷移時間が１０ｎｓの条件で、
入出力特性を比較してある。

【００５８】すなわち、入力端子ＩＮ１における直線的
な入力波形に対し、ノードＥの波形が先に立ち上がり約
５ｎｓ後にノードＦの波形が立ち上がっている。さらに
約１０ｎｓ遅れてノードＧが立ち上がり始めているが、
ノードＦがハイレベルへ遷移するに従い、約１．５Ｖ付
近をピークとして逆にロウレベル方向へ遷移しているこ
とが判る。このノードＧの変化に伴い、ノードＨもロウ
レベルへ遷移しかけているが、インバータ３の論理スレ
ッショルドＶｔｈ又はＮチャネル型ＭＯＳトランジスタ
Ｍ７のスレッショルドＶｔｎを超える前にノードＧがロ
ウレベルへレベルダウンするに従い元のハイレベルへ復
帰している。

【００５９】従って、入力パルス信号が鈍化したパルス
のときにはノイズによる誤動作を防ぐことができ、急峻
なパルスのときにはインバータ入力回路として従来のシ
ュミット回路に比べ高速に動作するという効果が得られ
る。

【００６０】

【発明の効果】上述した本発明の半導体装置の入力回路
は、入力パルス信号によって動作する制御信号出力手段
により入力パルス信号が鈍化したパルスであるかを判別
し、入力パルス信号が鈍化したパルスの状態でノイズに
よる影響を受けやすいときには従来通りシュミット回路
として動作し、急峻なパルスのときにはインバータ入力
回路として動作する。従って、入力パルス信号が鈍化し
たパルスのときにはノイズによる誤動作を防ぐことがで
き、急峻なパルスのときにはインバータ入力回路として
従来のシュミット回路に比べ高速に動作するという効果
が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す回路図である。

【図２】図１の動作説明用のタイミングチャートであ
る。

【図３】本発明の入力回路の、立ち下がり時の動作特性
を示す波形図である。

【図４】従来の入力回路の一例を示す回路図である。

【図５】入力回路を有する半導体装置とその周辺回路と
の関係を示した図である。

【符号の説明】

ＩＮ１入力端子ＯＵＴ１出力端子Ｍ１，Ｍ２，Ｍ５，Ｍ８Ｐチャネル型ＭＯＳトラン
ジスタＭ３，Ｍ４，Ｍ６，Ｍ７Ｎチャネル型ＭＯＳトラン
ジスタＩＮＶ１，ＩＮＶ２，ＩＮＶ３インバータＥｘＯＲ１排他的論理和回路

Claims

【特許請求の範囲】

【請求項１】入力パルス信号の論理レベルのロウレベ
ルからハイレベルへの立ち上がりが垂直に近い遷移状態
を有する急峻なパルスかこの急峻なパルスよりもなだら
かな遷移時間を有する鈍化したパルスであるかを判別す
る信号波形判断手段およびこの信号波形判断手段で導通
が制御されるスイッチ手段とヒステリシス特性を有する
入力バッファ手段とを備え、前記信号波形判断手段は、
前記入力パルス信号の立ち上がりまたは立ち下がりが前
記急峻なパルスの場合は前記入力バッファ手段をインバ
ータ入力回路として動作させ、前記入力パルス信号の立
ち上がりまたは立ち下がりが前記鈍化したパルスである
場合は前記入力バッファ手段をシュミット入力回路とし
て動作させる切替制御を前記スイッチ手段に対して行う
ことを特徴とする半導体装置の入力回路。
【請求項２】前記入力パルス信号がバスラインを介し
て複数の機能ブロックから異なるタイミングで与えら
れ、これら複数の入力パルス信号のうち少なくとも一方
の前記機能ブロックからの前記入力パルス信号が前記鈍
化したパルスであり他方の前記機能ブロックからの前記
入力パルス信号は前記急峻なパルスであっても、前記信
号波形判断手段および前記スイッチ手段を備える単一の
前記入力バッファ手段により、前記鈍化したパルスの方
の前記入力パルス信号に対しては前記シュミット入力回
路の動作により波形成形し、前記急峻なパルスである前
記入力パルス信号に対しては前記インバータ入力回路の
動作で波形成形する請求項１記載の半導体装置の入力回
路。
【請求項３】前記スイッチ手段が、シュミット機能を
インバータ機能に転換するための切替手段である請求項
１記載の半導体装置の入力回路。
【請求項４】前記信号波形判断手段は、電源電圧寄り
の第１のしきい値特性を有する第１の入力バッファと接
地電位寄りの第２のしきい値特性を有する第２の入力バ
ッファと、これら２つの入力バッファの出力信号の論理
レベルを比較する排他的論理和手段とこの排他的論理和
手段の出力を極性反転させる論理回路とで構成する請求
項１記載の半導体装置の入力回路。
【請求項５】信号波形判断手段は、前記入力パルス信
号の立ち上がりまたは立ち下がりが前記鈍化したパルス
のとき、前記立ち上がりおよび前記立ち下がりのレベル
遷移期間では前記スイッチ手段を導通状態にしてシュミ
ット動作を活性化させ、レベル遷移期間終了後は前記ス
イッチ手段を非導通状態にしてシュミット動作を非活性
化させインバータ動作のみとする請求項１記載の半導体
装置の入力回路。
【請求項６】前記信号波形判断手段の出力は、前記入
力パルス信号の立ち上がりまたは立ち下がりが前記急峻
なパルスとして変化しているとき、前記論理回路のしき
い値以下のレベルになり、前記スイッチ手段を非導通状
態に維持する請求項１記載の半導体装置の入力回路。
【請求項７】前記信号波形判断手段の出力は、ヒステ
リシス特性を制御するフィードバック手段を非活性化す
る請求項１記載の半導体装置の入力回路。
【請求項８】前記シュミット入力回路が電源電位側お
よび接地電位側それぞれに複数のトランジスタを直列接
続したインバータの出力信号に応答して現在出力中の信
号レベルの逆極性のレベルをそれぞれの前記接続点にフ
ィードバックするトランジスタをそれぞれ備えるとき、
これら両トランジスタにフィードバックスする前記逆極
性のレベルは、それぞれに対応した設けられる前記スイ
ッチ手段を介して行われ、かつ電源電位側へフィードバ
ックする前記スイッチ手段は前記信号波形判断手段の出
力で制御され、接地電位側へフィードバックする前記ス
イッチ手段は前記信号波形判断手段の極性反転出力でそ
れぞれの導通が制御される請求項１記載の半導体装置の
入力回路。
【請求項９】前記スイッチ手段は、前記シュミット入
力回路におけるヒステリシス電圧確保用の第１導電型の
電界効果トランジスタおよび第２導電型の電界効果トラ
ンジスタそれぞれの有する出力フィードバック手段それ
ぞれと前記逆極性のレベル供給源との間に設けられる請
求項１記載の半導体装置の入力回路。
【請求項１０】前記入力バッファ手段は、電源電位お
よび接地電位間に直列接続されゲートが入力端子に共通
接続されてインバータ手段を構成する第１および第２の
第１導電型の電界効果トランジスタおよび第１および第
２の第２導電型トランジスタと、前記インバータ手段の
出力端子にゲートが接続されソースが前記第１および第
２の第１導電型の電界効果トランジスタの直列接続点に
接続される第１のフィードバック手段である第１導電型
の電界効果トランジスタと、前記インバータ手段の出力
端子にゲートが接続されソースが前記第１および第２の
第２導電型の電界効果トランジスタの直列接続点に接続
される第２のフィードバック手段である第３の第２導電
型の電界効果トランジスタと、この第３の第２導電型の
電界効果トランジスタのドレインおよび電源電位間に直
列に接続される第４の第１導電型の電界効果トランジス
タと、前記第３の第１導電型の電界効果トランジスタの
ドレインおよび接地電位間に直列に接続される第４の第
２導電型の電界効果トランジスタと、前記入力端子に入
力端が共通接続される第１および第２のインバータと、
これらのインバータの出力信号線を２入力端に個別に接
続する排他的論理和回路と、この排他的論理和回路の出
力信号線を前記第４の第２導電型の電界効果トランジス
タのゲートに接続し、さらに第３のインバータを介して
前記第４の第１導電型の電界効果トランジスタのゲート
に接続して構成する請求項１記載の半導体装置の入力回
路。