CN108322211B - 一种i/o接口电路输出状态的检测电路和电子系统 - Google Patents

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Abstract

一种I/O接口电路输出状态的检测电路和电子系统，I/O数据信号经由I/O接口电路输出I/O驱动信号，检测电路包括：比较窗口生成电路，响应于I/O数据信号的上升沿生成第一单脉冲信号，响应于I/O数据信号的下降沿生成第二单脉冲信号，第一和第二单脉冲信号分别定义第一和第二时间窗口；第一比较电路，接收第一单脉冲信号，适于在第一时间窗口内比较I/O驱动信号和预设的高电平参考信号，得到第一比较结果；第二比较电路，接收第二单脉冲信号，适于在第二时间窗口内比较I/O驱动信号和幅度小于高电平参考信号的预设的低电平参考信号，得到第二比较结果，第一和第二比较结果指示对I/O驱动信号状态的检测结果。本发明改善了对I/O接口电路的输出状态检测的完备性。

Description

一种I/O接口电路输出状态的检测电路和电子系统
技术领域
本发明涉及电子电路设计领域，特别涉及一种I/O接口电路输出状态的检测电路和电子系统。
背景技术
在现代电子系统中，通常把介于主机和外设(或者称为主设备和从设备)之间的一种缓冲电路称为I/O(Input and Output)接口电路。参见图1，出于对系统带宽和性能的考虑，主设备(Master device)101通过I/O数据总线可以连接多个从设备(Slave device)102，其中，图1示出了一个主设备101驱动两个从设备102的情况。在这种多点驱动的I/O数据总线上，需要在任何时间所述主设备101只能与一个从设备102通信，一个作为输入端口，另一个作为输出端口。当所述主设备101与所述从设备102之间未满足一对一通信时，或者存在工艺缺陷、系统故障时，系统可能崩溃或者停止运行，而且此时，所述I/O数据总线上的电平状态将发生异常。对上述异常情况最为直接的检测方式是对I/O数据总线的状态是否异常进行检测，也即对所述主设备101和/或从设备102中的I/O接口电路所输出的输出电压V_BUS的电平状态进行检测。
现有技术中的一种I/O接口电路输出状态的检测电路，所述检测电路包括滞回比较电路和逻辑电路，所述检测电路响应于使能信号进行检测，其中，所述使能信号来自于所述逻辑电路。所述检测电路通过将I/O接口电路的输出信号的幅度与所述滞回比较电路的阈值进行比较，以得出所述I/O接口电路的输出状态是否异常。
然而，现有技术方案中的滞回比较电路的阈值电压受到电路结构的影响，使得所述阈值电压的设置精度不高，这将会影响所述检测电路的检测精度；此外，所述检测电路响应于外部使能信号执行检测动作，仅在所述使能信号有效时对所述I/O接口电路输出状态进行检测，由于I/O数据总线的状态异常可能发生在任何时刻，现有技术中的所述检测电路对所述I/O接口电路输出状态的检测可能并不完备。
发明内容
本发明解决的一个技术问题是如何实现对I/O接口电路的输出状态的检测的完备性。
为解决上述技术问题，本发明实施例提供一种I/O接口电路输出状态的检测电路，I/O数据信号经由所述I/O接口电路输出为I/O驱动信号，所述检测电路包括：比较窗口生成电路，适于检测所述I/O数据信号，响应于所述I/O数据信号的上升沿，所述比较窗口生成电路生成第一单脉冲信号，所述第一单脉冲信号定义第一时间窗口，响应于所述I/O数据信号的下降沿，所述比较窗口生成电路生成第二单脉冲信号，所述第二单脉冲信号定义第二时间窗口；第一比较电路，接收所述第一单脉冲信号，适于在所述第一时间窗口内，比较所述I/O驱动信号和预设的高电平参考信号，以得到第一比较结果；第二比较电路，接收所述第二单脉冲信号，适于在所述第二时间窗口内，比较所述I/O驱动信号和预设的低电平参考信号，以得到第二比较结果，所述低电平参考信号的幅度小于所述高电平参考信号的幅度，所述第一比较结果和第二比较结果指示对所述I/O驱动信号的状态的检测结果。
可选地，所述比较窗口生成电路包括：第一脉冲生成电路，适于响应于所述I/O数据信号的上升沿，生成有效电平为逻辑高电平的所述第一单脉冲信号，所述第一单脉冲信号作用于所述第一比较电路的使能端；第二脉冲生成电路，适于响应于在所述I/O数据信号的下降沿，生成有效电平为逻辑高电平所述第二单脉冲信号，所述第二单脉冲信号作用于所述第二比较电路的使能端。
可选地，所述第一脉冲生成电路包括：第一开关电路，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号，其第一端接收所述I/O接口电路的供电电压，其第二端耦接第一开关节点；第二开关电路，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第一单脉冲信号，其第一端耦接所述第一开关节点，其第二端接地；第一与门，其第一输入端耦接所述第一开关节点，其第二输入端接收所述I/O数据信号，其输出端输出第一逻辑信号；第一延时链电路，适于对所述第一逻辑信号进行延迟，以得到所述第一单脉冲信号。
可选地，所述第一延时链电路包括偶数个级联的反相器。
可选地，所述第二脉冲生成电路包括：反相电路，适于对所述I/O数据信号进行反相；第三开关电路，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号，其第一端接收所述I/O接口电路的供电电压，其第二端耦接第二开关节点；第四开关电路，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第二单脉冲信号，其第一端耦接所述第二开关节点，其第二端接地；第二与门，其第一输入端耦接所述第二开关节点，其第二输入端接收所述I/O数据信号，其输出端输出第二逻辑信号；第二延时链电路，适于对所述第二逻辑信号进行延迟，以得到所述第二单脉冲信号。
可选地，所述第二延时链电路包括偶数个级联的反相器。
可选地，所述I/O接口电路包括：I/O驱动电路，适于增加所述I/O数据信号的驱动能力，以得到所述I/O驱动信号。
可选地，所述检测电路还包括：第一分压电路，适于对所述I/O接口电路的供电电压以第一分压比进行分压，以得到所述高电平参考信号。
可选地，所述检测电路还包括：第二分压电路，适于对所述I/O接口电路的供电电压以第二分压比进行分压，以得到所述低电平参考信号，所述第一分压比大于所述第二分压比。
为解决上述技术问题，本发明实施例还提出一种电子系统，包括所述I/O接口电路和I/O接口电路输出状态的检测电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例I/O接口电路输出状态的检测电路可以包括：比较窗口生成电路，响应于I/O数据信号的上升沿生成第一单脉冲信号，响应于I/O数据信号的下降沿生成第二单脉冲信号，第一单脉冲信号和第二单脉冲信号分别定义第一时间窗口和第二时间窗口，其中，I/O数据信号经由I/O接口电路输出I/O驱动信号；第一比较电路，接收第一单脉冲信号，适于在第一时间窗口内比较I/O驱动信号和预设的高电平参考信号，得到第一比较结果；第二比较电路，接收第二单脉冲信号，适于在第二时间窗口内比较I/O驱动信号和幅度小于高电平参考信号的预设的低电平参考信号，得到第二比较结果，第一和第二比较结果指示对I/O驱动信号状态的检测结果。相比于现有技术方案，本发明实施例的检测电路无需外部使能，一旦检测到所述I/O数据信号的上升沿或下降沿，通过自身内部使能即可开启对所述I/O接口电路输出状态的检测，减少甚至避免了对I/O接口电路的输出状态检测有遗漏的状况，使检测更加完备。
进一步而言，本发明实施例的检测电路还可以包括用于产生所述高电平参考信号的第一分压电路和用于产生所述低电平参考信号的第二分压电路，其中，所述第一分压电路和第二分压电路具有不同的分压比，并且可以进一步地采用精度较高的分压器件对所述I/O接口电路的供电电压分别以不同的分压比进行分压，以获取电压精度较高的所述高电平参考信号和低电平参考信号，以保证本实施例检测电路的检测精度。
附图说明
图1是现有技术中的一种主设备驱动从设备的电子系统的结构示意图。
图2是一种I/O接口电路输出状态的检测电路的示意性结构框图。
图3是图2所示的第一接收器的电路图。
图4是本发明实施例的一种I/O接口电路输出状态的检测电路的示意性结构框图。
图5是本发明实施例的另一种I/O接口电路输出状态的检测电路的示意性结构框图。
图6是图5所示的I/O接口电路输出状态的检测电路的工作波形示意图。
图7是图5所示的第一脉冲生成电路的一种电路图。
图8是图5所示的第二脉冲生成电路的一种电路图。
具体实施方式
如背景技术部分所述，主设备和从设备一般经由I/O(Input and Output)数据总线驱动和数据传输，需要对所述I/O数据总线的状态进行检测，也即对所述主设备和/或从设备中的I/O接口电路所输出的输出电压的电平状态进行检测。
首先，本申请发明人对图2所示的一种对I/O接口电路输出状态的检测电路100进行了分析。
参照图2，所述检测电路100可以包括：第一接收器201、第二接收器202和逻辑电路30。其中，所述逻辑电路30可以按照预设的频率输出使能信号Enable至所述第一接收器201和第二接收器202的使能端；所述第一接收器201、第二接收器202分别接收驱动信号V_BUS；数据信号DATA经由I/O驱动器10得到所述驱动信号V_BUS，使得所述驱动信号V_BUS具有更好的驱动能力；所述数据信号可以为I/O数据总线输出的数据信号，或其输出的数据信号的一部分。
参见图3，所述第一接收器201可以包括：由NMOS管N1和PMOS管P1组成的传输门、由NMOS管N2和PMOS管P2组成的反相器、下拉NMOS管N6(可用于防止所述传输门的输出端出现浮空(Floating))、以及由NMOS管N3、N4、N5和PMOS管P3、P4、P5形成的滞回比较电路。其中，端口In为所述第一接收器201的输入端口，用于接收上述驱动信号V_BUS，端口Enable为所述第一接收器201的使能端；当所述使能信号Enable为逻辑高电平时，所述驱动信号V_BUS被传输至所述滞回比较电路，所述第一接收器201的比较功能被使能。所述滞回比较电路具有高阈值电压和低阈值电压。当所述驱动信号V_BUS的电平高于所述高阈值电压时，所述滞回比较电路可以输出逻辑高电平，当所述驱动信号V_BUS的电平低于所述低阈值电压时，所述滞回比较电路可以输出逻辑低电平，或者相反；在所述驱动信号V_BUS的电平介于所述高阈值电压和所述低阈值电压之间时，所述滞回比较电路的输出状态保持不变。
所述第一接收器201和第二接收器202的电路结构基本相同，只是二者具有不同的高阈值电压和低阈值电压，例如，所述第二接收器202的高阈值电压可以高于所述第一接收器201的高阈值电压，所述第二接收器202的低阈值电压高于所述第一接收器201的低阈值电压，甚至可以进一步地高于所述第一接收器201的高阈值电压。这样，当所述驱动信号V_BUS的电平低于所述第一接收器201的低阈值电压，或者高于所述第二接收器202的高阈值电压时，所述逻辑电路30将会检测到逻辑电平的翻转，由此可以完成对所述驱动信号V_BUS的电平状态的检测，以进一步检测所述I/O数据总线的状态。
由于所述第一接收器201和第二接收器202的比较功能由所述使能信号Enable按照预设频率进行触发，所述检测电路100的检测方式属于“查询”检测方式，很可能对系统或者I/O数据总线的异常状态的检测存在遗漏，使检测不完备。此外，由于所述检测电路100的检测精度受限于所述第一接收器201和第二接收器202各自的高阈值电压和低阈值电压，其中，所述第一接收器201的高阈值电压和低阈值电压地受限于例如所述第一接收器201中的PMOS管P5和NMOS管N5的宽长比，由于受到工艺的限制，所述高阈值电压和低阈值电压的精度不高；同理，所述第一接收器202的高阈值电压和低阈值电压的精度也不高。因此，上述技术方案存在着检测不完备、检测精度不高的缺陷。
其次，针对以上所述的技术问题，本发明实施例提出了一种自身内部使能的I/O接口电路输出状态的检测电路，采用“中断”检测方式，其中断源为I/O数据总线的数据信号的数据传输，具体地，本发明实施例检测电路响应于所述数据信号的上升沿和下降沿，开启对与所述I/O数据总线耦接的I/O接口电路输出状态的检测，检测完备，不存在遗漏。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图4所示，图4示出了本发明实施例一种I/O接口电路10输出状态的检测电路200，其中，I/O数据信号DATA经由所述I/O接口电路10输出为I/O驱动信号V_BUS。
所述检测电路200可以包括比较窗口生成电路20、第一比较电路301和第二比较电路302。其中：
所述比较窗口生成电路20适于检测所述I/O数据信号DATA，响应于所述I/O数据信号DATA的上升沿，所述比较窗口生成电路20生成第一单脉冲信号EN1，所述第一单脉冲信号EN1定义第一时间窗口，响应于所述I/O数据信号DATA的下降沿，所述比较窗口生成电路20生成第二单脉冲信号EN2，所述第二单脉冲信号EN2定义所述第二时间窗口。
所述第一比较电路301接收所述第一单脉冲信号EN1，适于在所述第一时间窗口内，比较所述I/O驱动信号V_BUS和预设的高电平参考信号VREF_H，以得到第一比较结果OUTPUT1。
所述第二比较电路302接收所述第二单脉冲信号EN2，适于在所述第二时间窗口内，比较所述I/O驱动信号V_BUS和预设的低电平参考信号VREF_L，以得到第二比较结果OUTPUT2，所述低电平参考信号VREF_L的幅度小于所述高电平参考信号VREF_H的幅度，所述第一比较结果OUTPUT1和第二比较结果OUTPUT2指示对所述I/O驱动信号V_BUS的状态的检测结果。
本领域技术人员应该了解的是，比较电路对两个信号进行比较，是对两个信号的幅度进行比较。
其中，所述第一单脉冲信号EN1和第二单脉冲信号EN2可以为由逻辑低电平变为逻辑高电平的单一脉冲，但不限于此，也可以为由逻辑高电平变为逻辑低电平的单一脉冲，视所述第一比较电路301和第二比较电路302的具体电路结构而定。如未单独设定，本发明实施例中的所述第一单脉冲信号EN1和第二单脉冲信号EN2为由逻辑低电平变为逻辑高电平的单一脉冲。
在具体实施中，所述第一单脉冲信号EN1可以作用于所述第一比较电路301的使能端或者电源端，同理，所述第二单脉冲信号EN2也可以作用于所述第二比较电路302的使能端或者电源端，本实施例不进行特殊限制。
其中，所述高电平参考信号VREF_H和低电平参考信号VREF_L的幅度是预设的，二者表示的是相对电平，并不指代绝对的电平幅度。在本实施例中，所述高电平参考信号VREF_H表示所述I/O驱动信号V_BUS为逻辑高电平时可允许的最小值，所述低电平参考信号VREF_L表示所述I/O驱动信号V_BUS为逻辑低电平时可允许的最大值。
在本实施例中，如果所述I/O数据信号DATA为逻辑高电平，所述比较窗口生成电路20将生成所述第一单脉冲信号EN1，在其定义的第一时间窗口内，所述第一比较电路301对所述I/O驱动信号V_BUS和所述高电平参考信号VREF_H进行比较，如果所述第一比较结果OUTPUT1指示所述I/O驱动信号V_BUS的幅度大于所述高电平参考信号VREF_H，则所述第一比较结果OUTPUT1指示所述I/O接口电路10输出状态正常，否则为异常；如果所述I/O数据信号DATA为逻辑低电平，所述比较窗口生成电路20将生成所述第二单脉冲信号EN2，在其定义的第二时间窗口内，所述第而比较电路对所述I/O驱动信号V_BUS和所述低电平参考信号VREF_L进行比较，如果所述第二比较结果OUTPUT2指示所述I/O驱动信号V_BUS的幅度小于所述低电平参考信号VREF_L，则所述第二比较结果OUTPUT2指示所述I/O接口电路10输出状态正常，否则为异常。
相比于现有技术方案，本实施例的检测电路200无需外部使能，一旦检测到所述I/O数据信号DATA的上升沿或下降沿，通过自身内部使能机制即可开启对所述I/O接口电路10输出状态的检测，改善了对I/O接口电路10的输出状态检测有遗漏的状况，使检测更加完备，并且采用“中断”检测方式，不仅可以使检测完备，还可以节约功耗。
在本发明实施例中，所述检测电路200还可以包括第一分压电路(图未示)和/或第二分压电路(图未示)。
其中，所述第一分压电路适于对所述I/O接口电路10的供电电压以第一分压比进行分压，以得到所述高电平参考信号VREF_H；所述第二分压电路适于对所述I/O接口电路10的供电电压(图中未标示)以第二分压比进行分压，以得到所述低电平参考信号VREF_L，所述第二分压比小于所述第一分压比。
进一步而言，所述第一分压电路和/或第二分压电路可以采用分压器件进行分压，为了保证所述高电平参考信号VREF_H和/或低电平参考信号VREF_L的电压精度，进而保证本实施例检测电路200的检测精度，可以进一步地采用精度较高的分压器件进行分压，例如精度为千分之一甚至更高的精密电阻，但不限于此。此外，所述第一分压电路和/或第二分压电路可以对所述I/O接口电路10的供电电压以不同的分压比进行分压，易于实施。
在具体实施中，例如，可以设置所述高电平参考信号VREF_H的幅度等于所述I/O接口电路10的供电电压的90％，可以设置所述低电平参考信号VREF_L的幅度等于所述I/O接口电路10的供电电压的10％，但不限于此。
下面综合图5至图8对所述I/O接口电路10输出状态的检测电路200的具体实施方式进行详细说明。
参照图5，在具体实施中，所述比较窗口生成电路20可以包括第一脉冲生成电路201和第二脉冲生成电路202。
进一步而言，所述第一脉冲生成电路201适于响应于所述I/O数据信号DATA的上升沿，生成有效电平为逻辑高电平的所述第一单脉冲信号EN1，所述第一单脉冲信号EN1作用于所述第一比较电路301的使能端；所述第二脉冲生成电路202适于响应于在所述I/O数据信号DATA的下降沿，生成有效电平为逻辑高电平所述第二单脉冲信号EN2，所述第二单脉冲信号EN2作用于所述第二比较电路302的使能端。
一并参照图5和图6，所述I/O驱动信号V_BUS相比于所述I/O数据信号DATA具有较小的器件延迟(图中未标示)。当所述I/O数据信号DATA的上升沿到来时，所述第一脉冲生成电路201生成所述第一单脉冲信号EN1，在所述第一单脉冲的逻辑高电平有效的期间，也即所述第一时间窗口，所述第一比较电路301进行比较工作。优选地，所述第一脉冲信号的上升沿与所述I/O数据信号DATA的上升沿之间具有一定的延迟，可以为所述I/O数据信号DATA的建立提供一定的时间裕量，使得在所述第一时间窗口内，所述I/O数据信号DATA已建立完成；所述第一脉冲信号的下降沿与所述I/O数据信号DATA的下降沿之间具有一定的延迟，可以保证在所述第一时间窗口内，所述I/O数据信号DATA保持有效。
同理，当所述I/O数据信号DATA的下降沿到来时，所述第二脉冲生成电路202生成所述第二单脉冲信号EN2，在所述第二单脉冲的逻辑高电平有效的期间，也即所述第二时间窗口，所述第二比较电路302进行比较工作。优选地，所述第一脉冲信号的上升沿与所述I/O数据信号DATA的下降沿之间具有一定的延迟，所述第一脉冲信号的下降沿与所述I/O数据信号DATA的上升沿之间具有一定的延迟。
需要说明的是，图6中涉及到的各个延迟与所述第一脉冲生成电路201和第二脉冲生成电路202的结构有关，为了简化，图6中并未示出；此外，本实施例对上述各个延迟的大小不进行特殊限制。
参照图7，在具体实施中，所述第一脉冲生成电路201可以包括第一开关电路P1、第二开关电路N1、第一与门AND1和第一延时链电路2011。其中：
所述第一开关电路P1在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号DATA，其第一端接收所述I/O接口电路10的供电电压VddIO，其第二端耦接第一开关节点A1。需要说明的是，所述第一开关电路P1可以为图7所示的PMOS管，还可以为例如三极管、传输门等其他开关器件，可以适当地对其控制策略进行调节，以满足电路需求。
所述第二开关电路N1在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第一单脉冲信号EN1，其第一端耦接所述第一开关节点A1，其第二端接地。需要说明的是，所述第二开关电路N1可以为图7所示的NMOS管，还可以为例如三极管、传输门等其他开关器件，可以适当地对其控制策略进行调节，以满足电路需求。
所述第一与门AND1的第一输入端耦接所述第一开关节点A1，所述第一与门AND1的第二输入端接收所述I/O数据信号DATA，所述第一与门AND1的输出端输出第一逻辑信号(图中未标示)。需要说明的是，所述第一与门AND1可以采用MOS管构建，可以采用与门芯片实现，也可以采用控制单元经由数字逻辑得到，本实施例不进行特殊限制。
所述第一延时链电路2011适于对所述第一逻辑信号进行延迟，以得到所述第一单脉冲信号EN1。
进一步而言，所述第一延时链电路2011可以包括偶数个级联的反相器INV1。
需要说明的是，所述第一延时链电路2011不限于上述偶数个级联的反相器INV1的方案，只要可以对所述第一逻辑信号进行延迟，任何其他电路或者电路的组合均可以满足要求，但是，需要在具体实施中考虑所述第一单脉冲信号EN1的电平逻辑。
当所述I/O数据信号DATA保持为逻辑低电平时，所述第一开关电路P1导通，所述第一开关节点A1为逻辑高电平，所述第一与门AND1输出的第一逻辑信号为逻辑低电平，所述第一单脉冲信号EN1为逻辑低电平，所述第二开关电路N1关断；当所述I/O数据信号DATA变为逻辑高电平时，所述第一开关电路P1关断，所述第一逻辑信号为逻辑高电平，经过偶数个级联的反相器INV1(设其提供的器件延时为t1)的作用，所述第一单脉冲信号EN1变为逻辑高电平，所述第二开关电路N1导通，可以得出，所述第一单脉冲信号EN1的上升沿相比于所述I/O数据信号DATA的上升沿的延迟等于t1；而当所述第二开关电路N1导通后，所述第一开关节点A1变为逻辑低电平，所述第一逻辑信号变为逻辑低电平，经过所述偶数个级联的反相器INV1的作用，所述第一单脉冲信号EN1变为逻辑低电平，因此，所述第一单脉冲信号EN1的脉冲宽度等于t1。
因此，所述第一延时链电路2011可以通过调整所述反相器INV1的数量，调整所述第一单脉冲信号EN1的脉冲宽度和图6中所述第一单脉冲信号EN1相对于所述I/O数据信号DATA的延迟。
参照图8，在具体实施中，所述第二脉冲生成电路202可以包括反相电路INV2、第三开关电路P2、第四开关电路N2、第二与门AND2和第二延时链电路2012。其中：
所述反相电路INV2适于对所述I/O数据信号DATA进行反相；具体地，所述反相电路INV2可以为图8所示出的反相器，但不限于此，任何可以提供反相功能的电路或者电路组合均可以实现所述反相电路INV2。
所述第三开关电路P2在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号DATA，其第一端接收所述I/O接口电路10的供电电压VddIO，其第二端耦接第二开关节点A2。所述第三开关电路P2可以为图8所示的PMOS管，也可以为例如三极管、传输门等其他开关器件，可以适当地对其控制策略进行调节，以满足电路需求。
所述第四开关电路N2在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第二单脉冲信号EN2，其第一端耦接所述第二开关节点A2，其第二端接地。所述第四开关电路N2可以为图8所示的NMOS管，也可以为例如三极管、传输门等其他开关器件，可以适当地对其控制策略进行调节，以满足电路需求。
所述第二与门AND2的第一输入端耦接所述第二开关节点A2，所述第二与门AND2的第二输入端接收所述I/O数据信号DATA，所述第二与门AND2的输出端输出第二逻辑信号(图中未标示)。
所述第二延时链电路2012适于对所述第二逻辑信号进行延迟，以得到所述第二单脉冲信号EN2。
在具体实施中，所述第二延时链电路2012可以包括偶数个级联的反相器INV3。
关于所述第三开关电路P2、第四开关电路N2、第二与门AND2和第二延时链电路2012的更多信息请参照前文对图7的相关描述，此处不再赘述。
在本发明实施例中，所述I/O接口电路10可以包括I/O驱动电路(图未示)，适于增加所述I/O数据信号DATA的驱动能力，以得到所述I/O驱动信号V_BUS。
本发明实施例还公开了一种电子系统，所述电子系统可以包括所述I/O接口电路10和上述I/O接口电路输出状态的检测电路200。
需要说明的是，本文中的“高电平”指的是可被识别为数字信号“1”的电平范围，“低电平”指的是可被识别为数字信号“0”的电平范围，二者是相对的概念，其具体电平范围并不做具体限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种I/O接口电路输出状态的检测电路，I/O数据信号经由所述I/O接口电路输出为I/O驱动信号，其特征在于，所述检测电路包括：
比较窗口生成电路，适于检测所述I/O数据信号，响应于所述I/O数据信号的上升沿，所述比较窗口生成电路生成第一单脉冲信号，所述第一单脉冲信号定义第一时间窗口，响应于所述I/O数据信号的下降沿，所述比较窗口生成电路生成第二单脉冲信号，所述第二单脉冲信号定义第二时间窗口；
第一比较电路，接收所述第一单脉冲信号，适于在所述第一时间窗口内，比较所述I/O驱动信号和预设的高电平参考信号，以得到第一比较结果；
第二比较电路，接收所述第二单脉冲信号，适于在所述第二时间窗口内，比较所述I/O驱动信号和预设的低电平参考信号，以得到第二比较结果，所述低电平参考信号的幅度小于所述高电平参考信号的幅度，所述第一比较结果和第二比较结果指示对所述I/O驱动信号的状态的检测结果；
所述比较窗口生成电路包括：
第一脉冲生成电路，适于响应于所述I/O数据信号的上升沿，生成有效电平为逻辑高电平的所述第一单脉冲信号，所述第一单脉冲信号作用于所述第一比较电路的使能端；
第二脉冲生成电路，适于响应于在所述I/O数据信号的下降沿，生成有效电平为逻辑高电平所述第二单脉冲信号，所述第二单脉冲信号作用于所述第二比较电路的使能端；
所述第一脉冲生成电路包括：
第一开关电路，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号，其第一端接收所述I/O接口电路的供电电压，其第二端耦接第一开关节点；
第二开关电路，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第一单脉冲信号，其第一端耦接所述第一开关节点，其第二端接地；
第一与门，其第一输入端耦接所述第一开关节点，其第二输入端接收所述I/O数据信号，其输出端输出第一逻辑信号；
第一延时链电路，适于对所述第一逻辑信号进行延迟，以得到所述第一单脉冲信号。
2.根据权利要求1所述的检测电路，其特征在于，所述第一延时链电路包括偶数个级联的反相器。
3.根据权利要求1所述的检测电路，其特征在于，所述第二脉冲生成电路包括：
反相电路，适于对所述I/O数据信号进行反相；
第三开关电路，在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端接收所述I/O数据信号，其第一端接收所述I/O接口电路的供电电压，其第二端耦接第二开关节点；
第四开关电路，在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述第二单脉冲信号，其第一端耦接所述第二开关节点，其第二端接地；
第二与门，其第一输入端耦接所述第二开关节点，其第二输入端接收所述I/O数据信号，其输出端输出第二逻辑信号；
第二延时链电路，适于对所述第二逻辑信号进行延迟，以得到所述第二单脉冲信号。
4.根据权利要求3所述的检测电路，其特征在于，所述第二延时链电路包括偶数个级联的反相器。
5.根据权利要求1至4任一项所述的检测电路，其特征在于，所述I/O接口电路包括：I/O驱动电路，适于增加所述I/O数据信号的驱动能力，以得到所述I/O驱动信号。
6.根据权利要求1至4任一项所述的检测电路，其特征在于，还包括：第一分压电路，适于对所述I/O接口电路的供电电压以第一分压比进行分压，以得到所述高电平参考信号。
7.根据权利要求6所述的检测电路，其特征在于，还包括：第二分压电路，适于对所述I/O接口电路的供电电压以第二分压比进行分压，以得到所述低电平参考信号，所述第二分压比小于所述第一分压比。
8.一种电子系统，其特征在于，包括所述I/O接口电路和权利要求1至7任一项所述的I/O接口电路输出状态的检测电路。
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