JP2010038818A - Ｉｃテスタ - Google Patents

Abstract

【課題】ウィンドウホールド区間のマスクが容易に行えるＩＣテスタを実現することを目的にする。
【解決手段】本発明は、ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタに改良を加えたものである。本装置は、被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、これらのコンパレータの出力ごとに設けられ、この出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路とを設け、論理積回路の出力を保持し、この保持した結果により、被試験対象の判定を行うことを特徴とする装置である。
【選択図】図１

Description

本発明は、ウィンドウコンパレートにより被試験対象（例えば、ＩＣ，ＬＳＩ等）の試験を行うＩＣテスタに関し、ウィンドウホールド区間のマスクが容易に行えるＩＣテスタに関するものである。

ＩＣテスタは、被試験対象（以下ＤＵＴと略す）に試験パターンを与え、この試験パターンに基づいて被試験対象が出力した応答信号と期待値とを比較して、被試験対象の合否を判定するものである。

この比較の方法として、通常２種類の方法でＤＵＴの出力を検査している。１つは、ある一点のタイミングでストローブし、ＤＵＴからの出力と期待値とを比較する方法（エッジコンパレート）である。もう１つは、例えば下記特許文献１等に記載されているように、ある一定区間（ウィンドウ区間）でストローブし、ＤＵＴからの出力と期待値とを比較する方法（ウィンドウコンパレート）がある。

特開平１０−３２５８５７号公報

このようなウィンドウコンパレートによるＩＣテスタの従来の構成例を図４に示す。
図４において、コンパレータ１１は、ＤＵＴ（図示せず）からの出力とハイレベル比較電圧（ＲＥＦ−Ｈ）とを比較する。コンパレータ１２は、ＤＵＴからの出力とロウレベル比較電圧（ＲＥＦ−Ｌ）とを比較する。ここで、ハイレベル比較電圧，ロウレベル比較電圧は、ＤＵＴの出力電圧がハイレベルであるか、ロウレベルであるかの基準を定めるものである。つまり、ハイレベル比較電圧は、ＤＵＴの出力電圧がハイレベルであることを定める最小電圧であり、ロウレベル比較電圧は、ＤＵＴの出力電圧がロウレベルであることを定める最大電圧である。

ＡＮＤ回路２１は、コンパレータ１１の比較結果（反転出力）とストローブ信号とを入力する。ＡＮＤ回路２２は、コンパレータ１２の比較結果（反転出力）とストローブ信号とを入力する。

Ｄフリップフロップ（以下ＤＦＦと略す）３１は、セット端子にＡＮＤ回路２１の出力を入力し、Ｄ端子をロウレベルとし、クロック端子にストローブ信号を入力する。ＤＦＦ３２は、セット端子にＡＮＤ回路２２の出力を入力し、Ｄ端子をロウレベルとし、クロック端子にストローブ信号を入力する。

デコーダ４は、パターンデータを入力し、テストレートを規定するレート信号でパターンデータをデコードして、期待値を出力する。デジタルコンパレータ５は、レート信号を入力し、ＤＦＦ３１，３２のＱ端子からの信号とデコーダ４からの期待値とを比較し、パス／フェイルを出力する。

このような装置の動作を以下に説明する。ここで、ストローブ信号がハイレベルの区間（ウィンドウ区間）で、ＤＵＴからの出力を監視する。図５，６は図４に示す装置の動作を示したタイミングチャートである。図７は図４に示す装置の論理表で、ＤＨはＤＦＦ３１のＱ出力、ＤＬはＤＦＦ３２のＱ出力、ＥＸＰ−Ｈは期待値がハイ（１）、ＥＸＰ−Ｌは期待値がロウ（０）を示し、デジタルコンパレータ５の出力を示す。

（Ａ）ウィンドウホールド動作（ストローブ信号が複数のテストレートをまたいで設定される動作、図５）

レート信号がデコーダ４に入力され、デコーダ４がパターンデータをデコードして、期待値をデジタルコンパレータ５に与える。そして、レート信号により、図示しない信号発生器がストローブ信号をハイレベルする（ａ）。ストローブ信号が、ＤＦＦ３１，３２のクロック端子に入力され、ＤＦＦ３１，３２はロウレベルを出力する。ＤＵＴの出力がハイレベル比較電圧（ＲＥＦ−Ｈ）、ロウレベル比較電圧（ＲＥＦ−Ｌ）より高いので、コンパレータ１１の反転出力がロウレベル、コンパレータ１２の反転出力がハイレベルとなる。そして、ＡＮＤ回路２１は、ストローブ信号とコンパレータ１１の反転出力により、ロウレベルをセット端子に入力し、ＤＦＦ３１のＱ出力はロウレベルのままとなる（ｂ）。ＡＮＤ回路２２は、ストローブ信号とコンパレータ１２の反転出力により、ハイレベルをセット端子に入力し、ＤＦＦ３２のＱ出力はハイレベルとなる（ｃ）。

次のレート信号で、デジタルコンパレータ５は、図７の論理表に基づいて、パス、フェイルを判定し、出力する。ここで、期待値が"ハイ"のとき、デジタルコンパレータ５は、ＤＨがロウレベルなので、パスを出力する。

ＤＵＴの出力がハイレベル比較電圧（ＲＥＦ−Ｈ）より低くなり、コンパレータ１１の反転出力がハイレベルになる。つまり、セット端子がハイレベルになり、ＤＦＦ３１の出力（ＤＨ）がハイレベルになる（ｄ）。

次のレート信号で、デジタルコンパレータ５は、期待値が”ハイ”のとき、ＤＨがハイレベルなので、フェイルを出力する。

（Ｂ）ウィンドウホールド途中でウィンドウをクローズする動作（図６）
ストローブ信号がロウレベル間に、ＤＵＴの出力がハイレベル比較電圧（ＲＥＦ−Ｈ）より低くなり、コンパレータ１１の反転出力がハイレベルになる。しかし、ストローブ信号がロウレベルなので、ＤＦＦ３１のセット端子はハイレベルにならず、ＤＦＦ３１の出力（ＤＨ）はロウレベルの状態が維持される。従って、次のレート信号で、デジタルコンパレータ５は、期待値が”ハイ”のとき、ＤＨがロウレベルなので、パスを出力する。その他の動作は、上記と同様なので、説明を省略する。

ウィンドウホールドは、ＤＵＴの出力の安定性を試験するために必要であるが、一旦、ウィンドウを開くと途中で期待値をマスクすることが不可能となっている。期待値を途中でマスクする場合は、図６に示されるように、一旦、ウィンドウをクローズし、再び、ウィンドウをオープンにする動作となる。この場合、一旦、デジタルコンパレータ５で判定が行われ、再度、ウィンドウをオープン、クローズすることによるエッジ信号の制約が発生する。エッジ信号とは、ストローブ信号を作成するための信号で、タイミングデータによりエッジ信号は図示しない信号発生器により発生されている。このため、エッジ信号を発生するタイミング制約を受ける。また、期待値、つまり、パターンデータの変更も必要になってしまう。この結果、マスクするテストレートの位置を変更したい場合でも、ストローブ信号の変更と共に、パターンデータの変更も必要になってしまう。

そこで、本発明の目的は、ウィンドウホールド区間のマスクが容易に行えるＩＣテスタを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタにおいて、
前記被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、
これらのコンパレータの出力ごとに設けられ、この出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路と
を設け、前記論理積回路の出力を保持し、この保持した結果により、前記被試験対象の判定を行うことを特徴とするものである。
請求項２記載の発明は、
ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタにおいて、
前記被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、
これらのコンパレータの反転出力ごとに設けられ、この反転出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路と、
これらの論理積回路ごとに設けられ、論理積回路の出力をセット端子に入力し、Ｄ端子をロウレベルとし、クロック端子に前記ストローブ信号を入力する２つのＤフリップフロップと
を有し、前記Ｄフリップフロップの出力により、前記被試験対象の判定を行うことを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明であって、
２つのＤフリップフロップの出力を受け取り、期待値と比較し、パス／フェイルの判定を行うデジタルコンパレータを具備することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
２つの論理積回路は、個別にマスク信号が与えられることを特徴とするものである。

本発明によれば、論理積回路がストローブ信号とコンパレータの出力とをマスク信号によりマスクを行うので、ウィンドウホールド区間のマスクを容易に行うことができる。

請求項４によれば、論理積回路に個別にマスク信号を与えるので、被試験対象の出力がハイゼットでもマスクを行うことができる。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。

図１において、フリップフロップ（以下ＦＦ）６は、マスク信号を入力し、レート信号により保持する。ＡＮＤ回路７１は、ＡＮＤ回路２１の出力とＦＦ６の反転出力とを入力し、ＤＦＦ３１のセット端子に入力する。ＡＮＤ回路７２は、ＡＮＤ回路２２の出力とＦＦ６の反転出力とを入力し、ＤＦＦ３２のセット端子に入力する。ここで、ＡＮＤ回路２１，７１が論理積回路を構成し、ＡＮＤ回路２２，７２も論理積回路を構成する。

このような装置の動作を以下に説明する。図２は図１に示す装置の動作を示したタイミングチャートである。

時刻ｔ１のとき、レート信号により、図示しない信号発生器がストローブ信号を立ち上がらせる（ａ）。ストローブ信号がＤＦＦ３１，３２のクロック端子に入力され、Ｄ端子のロウレベルがＱ出力となる。そして、ＤＵＴの出力がハイレベル比較電圧（ＲＥＦ−Ｈ）より高いので、コンパレータ１１の反転出力はロウレベルとなる。この反転出力により、ＡＮＤ回路２１はロウレベルでＡＮＤ回路７１に入力され、ＡＮＤ回路７１はロウレベルをＤＦＦ３１のセット端子に入力する。この結果、ＤＦＦ３１のＱ出力はロウレベルを出力し続ける（ｂ）。ＤＵＴの出力がロウレベル比較電圧（ＲＥＦ−Ｌ）より高いので、コンパレータ１２の反転出力はハイレベルとなる。この反転出力により、ＡＮＤ回路２２はハイレベルで、ＡＮＤ回路７２に入力され、ＡＮＤ回路７２はハイレベルをＤＦＦ３２のセット端子に入力する。この結果、ＤＦＦ３２のＱ出力はハイレベルとなる（ｃ）。

時刻ｔ２のとき、マスク信号がハイレベルで、ＦＦ６に入力され、レート信号により、ＦＦ６が反転出力を立ち下がらせる（ｄ）。この結果、ＤＵＴの出力が変化し、ＡＮＤ回路２１，２２の出力が変化しても、ＡＮＤ回路７１，７２の出力はロウレベルのままになる。

時刻ｔ３のとき、マスク信号がロウレベルで、ＦＦ６に入力され、レート信号により、ＦＦ６が反転出力を立ち上がらせる（ｅ）。時刻ｔ４のとき、レート信号により、ストローブ信号が立ち下がる（ｆ）。

このように、ＡＮＤ回路７１，７２がＡＮＤ回路２１，２２の出力をマスク信号によりマスクを行い、ＤＦＦ３１，３２のセット端子に入力を行うので、ウィンドウホールド区間のマスクを容易に行うことができる。

次に、他の実施例を図３に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。

図３において、デコーダ８は、デコーダ４の代わりに設けられ、パターンデータを入力し、レート信号でパターンデータをデコードして、期待値をデジタルコンパレータ５に出力すると共に、期待値が”ハイ”のとき、ＥＸＰ−Ｈ信号を出力し、期待値が”ロウ”のとき、ＥＸＰ−Ｌを出力する。ＡＮＤ回路９１は、ＦＦ６の非反転出力とデコーダ８のＥＸＰ−Ｈ信号とを入力し、ＦＦ６の反転出力の代わりに、ＡＮＤ回路７１へ反転出力を入力する。ＡＮＤ回路９２は、ＦＦ６の非反転出力とデコーダ８のＥＸＰ−Ｌ信号とを入力し、ＦＦ６の反転出力の代わりに、ＡＮＤ回路７２へ反転出力を入力する。

このような装置の動作は、期待値が”ハイ”のとき、ＤＵＴの出力がロウにならなければ、ＤＦＦ３１，３２のＱ出力は変化しない動作となる。そして、期待値が”ロウ”のとき、ＤＵＴの出力がハイにならなければ、ＤＦＦ３１，３２のＱ出力は変化しないという動作となる。つまり、マスクのときは、ＤＵＴの出力がハイゼットのときでもＤＦＦ３１，３２は変化しない。

このように、ＡＮＤ回路７１，７２にマスクを個別設定するので、ＤＵＴの出力がハイゼットでもマスクを行うことができる。

なお、デジタルコンパレータ５がレート信号で判定する構成を示したが、ストローブ信号の立ち下がりで判定する構成にしてもよい。

また、ＦＦ６を設けた構成を示したが、マスク信号をＡＮＤ回路７１，７２やＡＮＤ回路９１，９２に直接与える構成にしてもよい。この場合、マスク信号のハイ、ロウの関係は逆になることはいうまでもない。

また、ＡＮＤ回路２１，７１を一つのＡＮＤ回路、ＡＮＤ回路２２，７２を一つのＡＮＤ回路とする構成でもよい。

また、マスク信号をデコーダ８とＡＮＤ回路９１，９２を用いて個別にＡＮＤ回路７１，７２に与える構成を示したが、マスク信号を最初から個別に与える構成にしてもよい。

本発明の一実施例を示した構成図である。 図１に示す装置の動作を示したタイミングチャートである。 本発明の他の実施例を示した構成図である。 ＩＣテスタの従来構成を示した図である。 図４に示す装置の動作を示したタイミングチャートである。 図４に示す装置の動作を示したタイミングチャートである。 図４に示す装置の論理表である。

符号の説明

１１，１２ コンパレータ
２１，２２，７１，７２，９１，９２ ＡＮＤ回路
３１，３２ ＤＦＦ
５ デジタルコンパレータ
６ ＦＦ
８ デコーダ

Claims (4)

1. ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタにおいて、
   前記被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、
   これらのコンパレータの出力ごとに設けられ、この出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路と
   を設け、前記論理積回路の出力を保持し、この保持した結果により、前記被試験対象の判定を行うことを特徴とするＩＣテスタ。
2. ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタにおいて、
   前記被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、
   これらのコンパレータの反転出力ごとに設けられ、この反転出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路と、
   これらの論理積回路ごとに設けられ、論理積回路の出力をセット端子に入力し、Ｄ端子をロウレベルとし、クロック端子に前記ストローブ信号を入力する２つのＤフリップフロップと
   を有し、前記Ｄフリップフロップの出力により、前記被試験対象の判定を行うことを特徴とするＩＣテスタ。
3. ２つのＤフリップフロップの出力を受け取り、期待値と比較し、パス／フェイルの判定を行うデジタルコンパレータを具備することを特徴とする請求項２記載のＩＣテスタ。
4. ２つの論理積回路は、個別にマスク信号が与えられることを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。

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