JP2008128795A - 半導体集積回路 - Google Patents

Abstract

【課題】短パルス幅のデータ入力信号を入力する半導体集積回路内の入力回路の試験を行うことができる半導体集積回路を提供することを課題とする。
【解決手段】外部からのデータ入力信号を入力して出力するデータ入力回路（１１１）と、前記データ入力回路への入力に応じて変化する出力信号の期待値を記憶する比較値レジスタ（１１６）と、前記データ入力回路の出力信号の切り替わり回数に応じた値と期待値とを比較する比較回路（１１３）とを有することを特徴とする半導体集積回路が提供される。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特にデータ入力信号を入力する半導体集積回路に関する。

図６は、試験装置が半導体集積回路に出力する３種類の信号を示すタイムチャートである。試験装置は、半導体集積回路に対して、ノー・リターン・ゼロ信号とリターン・ゼロ信号と、短パルス信号の３種類の信号を出力することができる。サイクル時間Ｔ１、Ｔ３及びＴ４は、「１」のデータを表す信号を示す。サイクル時間Ｔ２は、「０」のデータを表す信号を示す。ノー・リターン・ゼロ信号は、データが変化するときのサイクル時間Ｔ１、Ｔ２及びＴ３でそれぞれ一回変化する信号である。リターン・ゼロ信号は、「１」のデータを表すときのサイクル時間Ｔ１、Ｔ３及びＴ４でそれぞれ二回変化する信号である。短パルス信号は、位相が異なる２つのリターン・ゼロ信号を合成（排他的論理和演算）して生成される信号である。

図７は、半導体集積回路内の入力回路１１１及び内部ロジック回路１０３を示す回路図である。ｎビットのデータ入力信号ＩＮ１〜ＩＮｎは、それぞれｎ個の入力回路１１１を介して内部ロジック回路１０３内のｎ個のフリップフロップ１３１のデータ入力端子に入力される。クロック信号ＣＬＫは、入力回路１２１を介してｎ個のフリップフロップ１３１のクロック端子に入力される。

入力回路１１１及び１２１を試験する場合、試験装置からデータ入力信号ＩＮ１〜ＩＮｎ及びクロック信号ＣＬＫを入力する。その際、図８に示すように、データ入力信号ＩＮ１〜ＩＮｎとしてノー・リターン・ゼロ信号を使用し、クロック信号ＣＬＫとしてリターン・ゼロ信号を使用する。しかし、近年の半導体集積回路の高速化に伴い、実際に使用する際のパルス幅は、一般的な試験装置で生成できるノー・リターン・ゼロ信号のパルス幅よりも短くなっており、より短いパルス幅のデータ入力信号ＩＮ１〜ＩＮｎを入力して試験を行う必要がでてきている。

図８は、データ入力信号ＩＮ１〜ＩＮｎ及びクロック信号ＣＬＫの例を示すタイミングチャートである。半導体集積回路がクロック信号ＣＬＫとデータ入力信号ＩＮ１〜ＩＮｎを入力する際には、セットアップ時間ＴＳ及びホールド時間ＴＨという規定を守る必要がある。例えば、フリップフロップ１３１は、クロック信号ＣＬＫの立ち上がりに同期して、データ入力信号ＩＮ１〜ＩＮｎをラッチして記憶する。この時、セットアップ時間ＴＳは、そのクロック信号ＣＬＫの立ち上がり前にデータ入力信号ＩＮ１〜ＩＮｎのデータが確定しているべき時間である。ホールド時間ＴＨは、そのクロック信号ＣＬＫの立ち上がり後にデータ入力信号ＩＮ１〜ＩＮｎのデータが確定しているべき時間である。しかし、一般的な試験装置が出力するデータ入力信号ＩＮ１〜ＩＮｎの位相ばらつき（スキュー）ＴＴは非常に大きく、データ入力信号ＩＮ１〜ＩＮｎ間の位相ばらつきも大きいため、セットアップ時間ＴＳ及びホールド時間ＴＨの規定を守ることが困難である。そのため、パルス幅が短いデータ入力信号ＩＮ１〜ＩＮｎを入力する半導体集積回路の試験が困難である。

図９は、試験のための信号発生回路９０１を有する半導体集積回路の回路図であり、図７に対して信号発生回路９０１及びセレクタ９０２を追加したものである。信号発生回路９０１は、入力回路１２１が出力するクロック信号を基にデータ入力信号を生成及び出力する。セレクタ９０２は、入力回路１１１又は信号発生回路９０１のいずれかのデータ入力信号を選択してフリップフロップ１３１のデータ入力端子に出力する。半導体集積回路内の信号発生回路９０１がデータ入力信号を生成することにより、位相ばらつきの小さいデータ入力信号を生成し、半導体集積回路の試験を行うことができる。しかし、この方法ではデータ入力回路１１１について、位相ばらつきの小さいデータ入力信号の試験を行うことができない。

また、下記の特許文献１には、論理回路に組込まれたシフトレジスタに格納されているデータを期待値データと比較することによって論理回路を試験する装置が記載されている。

また、下記の特許文献２には、各テストモードに対応するシリアル信号を入力する入力端子と、前記入力端子に接続されるシリアル−パラレル変換回路と、前記シリアル−パラレル変換回路に接続され、かつ変換されたパラレル出力をデコードするデコーダとを有するテストモード設定回路を備えていることを特徴とする半導体集積回路装置が記載されている。

特開昭５９−１１６０６４号公報 特開昭６２−１１５８５７号公報

以上のように、試験装置は、位相ばらつきの小さいデータ入力信号を出力することが困難である。また、半導体集積回路が内部でデータ入力信号を生成したとしても、そのデータ入力信号を用いて入力回路を試験することができない。すなわち、短パルス幅のデータ入力信号を入力する半導体集積回路内の入力回路の試験を行うことが困難である。

本発明の目的は、短パルス幅のデータ入力信号を入力する半導体集積回路内の入力回路の試験を行うことができる半導体集積回路を提供することである。

本発明の半導体集積回路は、外部からのデータ入力信号を入力して出力するデータ入力回路と、前記データ入力回路への入力に応じて変化する出力信号の期待値を記憶する比較値レジスタと、前記データ入力回路の出力信号の切り替わり回数に応じた値と前記期待値とを比較する比較回路とを有することを特徴とする。

短パルス幅のデータ入力信号をデータ入力回路に入力することができるので、短パルス幅のデータ入力信号を入力したときのデータ入力回路の試験を適切に行うことができる。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体集積回路１０１の構成例を示す図である。半導体集積回路１０１には、試験装置１０２が接続される。試験装置１０２は、半導体集積回路１０１に対して、図６に示すノー・リターン・ゼロ信号、リターン・ゼロ信号及び短パルス信号の３種類のデータ入力信号ＩＮ１〜ＩＮｎを出力することができる。また、試験装置１０２は、半導体集積回路１０１に対して、図８に示すデータ入力信号ＩＮ１〜ＩＮｎ及びクロック信号ＣＬＫを出力することができる。ここで、本実施形態は、データ入力信号ＩＮ１〜ＩＮｎとして、短パルス幅のリターン・ゼロ信号又は短パルス信号を使用することにより、データ入力回路１１１の高周波数試験を行う。その際、クロック信号ＣＬＫは、データ入力信号ＩＮ１〜ＩＮｎに対して、同じ又はそれ以上の周波数を有する信号である。

半導体集積回路１０１は、ｎ個のデータ入力回路１１１、ｎ個のカウンタ１１２、ｎ個の照合回路１１３、ｎ個のモード設定レジスタ１１４、ｎ個の照合結果レジスタ１１５、ｎ個の期待値レジスタ１１６、１個のクロック入力回路１２１及び１個の内部ロジック回路１０３を有する。内部ロジック回路１０３は、ｎ個のフリップフロップ１３１を有する。

データ入力信号ＩＮ１〜ＩＮｎは、データ入力回路１１１を介して、ｎ個のフリップフロップ１３１のデータ入力端子に入力される。クロック信号ＣＬＫは、クロック入力回路１２１を介して、ｎ個のフリップフロップ１３１のクロック端子に入力される。ｎ個のフリップフロップ１３１は、クロック信号ＣＬＫの立ち上がりに同期して、データ入力信号ＩＮ１〜ＩＮｎをラッチして記憶する。

ｎ個のデータ入力回路１１１は、それぞれ試験装置（外部）１０２からのｎ個のデータ入力信号ＩＮ１〜ＩＮｎを入力して出力する。クロック入力回路１２１は、試験装置（外部）１０２からのクロック信号ＣＬＫを入力して出力する。モード設定レジスタ１１４は、モードを設定するためのレジスタである。カウンタ１１２は、モード設定レジスタ１１４のモードに応じて、データ入力回路１１１の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数をカウントする。試験者は、モード設定レジスタ１１４のモードを設定することにより、カウンタ１１２の動作を制御することができる。カウンタ１１２は、データ入力回路１１１の出力信号の切り替わり回数をカウントする。試験時のデータ入力信号ＩＮ１〜ＩＮｎは予め決められた信号であるので、カウンタ１１２がカウントする回数は予め分かっている。すなわち、データ入力信号ＩＮ１〜ＩＮｎのパルス数は予め決めておく。期待値レジスタ（比較値レジスタ）１１６は、そのカウンタ１１２のカウント回数の期待値（比較値）を記憶する。照合回路（比較回路）１１３は、カウンタ１１２がカウントする回数と期待値レジスタ１１６が記憶する期待値（比較値）とを比較し、一致信号又は不一致信号を出力する。照合回路１１３は、データ入力回路１１１が正常であれば一致信号を出力し、データ入力回路１１１が異常であれば不一致信号を出力することになる。照合回路１１３は、排他的論理和回路を用いることにより実現できる。照合結果レジスタ（比較結果レジスタ）１１５は、照合回路１１３の比較結果を記憶する。

データ入力回路１１１、カウンタ１１２、照合回路１１３、モード設定レジスタ１１４、期待値レジスタ１１６及び照合結果レジスタ１１５は、データ入力信号ＩＮ１〜ＩＮｎ毎にｎ組み（複数組み）設けられる。ｎ個の期待値レジスタ１１６は、直列接続され、試験装置１０２から期待値情報Ｓ１をシリアル入力する。また、ｎ個のモード設定レジスタ１１４は、直列接続され、試験装置１０２からモード設定情報Ｓ１をシリアル入力する。また、ｎ個の照合結果レジスタ１１５は、直列接続され、その比較結果を照合結果信号Ｓ３として試験装置１０２にシリアル出力する。

図２は、図１の試験装置１０２による半導体集積回路１０１の試験方法を示すフローチャートである。

まず、ステップＳ２０１では、試験装置１０２は、ｎ個のモード設定レジスタ１１４の直列接続にモード設定情報Ｓ１及びシフトクロック信号Ｓ２を出力し、ｎ個の期待値レジスタ１１６の直列接続に期待値情報Ｓ１及びシフトクロック信号Ｓ２を出力する。ｎ個のモード設定レジスタ１１４は、シフトクロック信号Ｓ２に同期して、モード設定情報Ｓ１をシリアル入力する。ｎ個の期待値レジスタ１１６は、シフトクロック信号Ｓ２に同期して、期待値情報Ｓ１をシリアル入力する。

次に、ステップＳ２０２では、試験装置１０２は、ｎ個のモード設定レジスタ１１４及びｎ個の期待値レジスタ１１６に更新信号Ｓ２を出力する。すると、ｎ個のモード設定レジスタ１１４はシリアル入力されたモード設定情報Ｓ１を格納（記録）し、ｎ個の期待値レジスタ１１６はシリアル入力された期待値情報Ｓ１を格納（記録）する。カウンタ１１２は、モード設定レジスタ１１４の格納に応じて初期化される。照合回路１１３は、期待値レジスタ１１６から期待値を入力する。

次に、ステップＳ２０３では、試験装置１０２は、ｎ個のデータ入力回路１１１にそれぞれｎ個のデータ入力信号ＩＮ１〜ＩＮｎを出力し、クロック入力回路１２１にクロック信号ＣＬＫを出力する。このデータ入力信号ＩＮ１〜ＩＮｎは、図６に示す短パルス幅のリターン・ゼロ信号又は短パルス信号であり、期待値レジスタ１１６の期待値で指定した回数だけ切り替わる信号である。

次に、ステップＳ２０４では、ｎ個のカウンタ１１２は、モード設定レジスタ１１４のモード設定情報に応じて、それぞれｎ個のデータ入力回路１１１の出力信号の切り替わり回数をカウントする。データ入力回路１１１に不具合がなければ、試験装置１０２からのデータ入力信号ＩＮ１〜ＩＮｎがカウンタ１１２に到達する。カウンタ１１２は、データ入力回路１１１が正常であれば期待値レジスタ１１６の期待値と同じ切り替わり回数をカウントし、データ入力回路１１１が異常であれば期待値レジスタ１１６の期待値と異なる切り替わり回数をカウントし、照合回路１１４に出力する。

次に、ステップＳ２０５では、照合回路１１３は、カウンタ１１２が出力する切り替わり回数と、期待値レジスタ１１６が出力する期待値とを照合（比較）し、その照合結果（比較結果）を照合結果レジスタ１１５に出力する。

次に、ステップＳ２０６では、試験装置１０２は、ｎ個の照合結果レジスタ１１５に取込信号Ｓ２を出力する。すると、ｎ個の照合結果レジスタ１１５は、それぞれｎ個の照合回路１１３が出力する照合結果を格納（記録）する。

次に、ステップＳ２０７では、試験装置１０２は、ｎ個の照合結果レジスタ１１５にシフトクロック信号Ｓ２を出力する。すると、ｎ個の照合結果レジスタ１１５は、シフトクロック信号Ｓ２に同期して、試験装置１０２にｎ個の照合結果Ｓ３をシリアル出力する。これにより、試験装置１０２は、ｎ個のデータ入力回路１１１の試験結果（正常又は異常）及び異常がある場合には異常のデータ入力回路１１１の場所を認知することができる。

以上のように、本実施形態によれば、データ入力信号ＩＮ１〜ＩＮｎとして、ノー・リターン・ゼロ信号よりもパルス幅が短いリターン・ゼロ信号又は短パルス信号を用いることができる。カウンタ１１２がデータ入力回路１１１が出力するデータ入力信号の切り替わり回数をカウントすることにより、データ入力回路１１１の動作確認試験を行うことができる。データ入力信号ＩＮ１〜ＩＮｎとして、短パルス幅のリターン・ゼロ信号又は短パルス信号を用いることができるので、短パルス幅のデータ入力信号ＩＮ１〜ＩＮｎを入力したときのデータ入力回路１１１の試験を適切に行うことができる。

（第２の実施形態）
図３は、本発明の第２の実施形態による半導体集積回路の構成例を示す図であり、図１の半導体集積回路１０１に対して、カウンタ１１２の代わりに擬似乱数発生回路３０２を設け、ｎ個の第１のセレクタ３０１及びｎ個の第２のセレクタ３０３を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

ｎ個の第１のセレクタ３０１は、それぞれｎ個のデータ入力回路１１１の出力信号（データ入力信号）又はクロック入力回路１２１の出力信号（クロック信号）を選択してｎ個の擬似乱数発生回路３０２に出力する。擬似乱数発生回路３０２は、モード設定レジスタ１１４のモード設定情報に応じて、第１のセレクタ３０１の出力信号の切り替わり回数に応じた擬似乱数を発生する。その詳細は、後に図４を参照しながら説明する。ｎ個の第２のセレクタ３０３は、それぞれｎ個のデータ入力回路１１１の出力信号又は擬似乱数発生回路３０２の出力信号を選択してｎ個のフリップフロップ１３１のデータ入力端子に出力する。内部ロジック回路１０３内のｎ個のフリップフロップ１３１は、ｎ個の第２のセレクタ３０３の出力信号を入力する。ｎ個の照合回路１１３は、それぞれｎ個の擬似乱数発生回路３０２が出力する擬似乱数と期待値レジスタ１１６が出力する期待値とを照合（比較）する。期待値レジスタ１１６には、その擬似乱数の期待値を格納する。擬似乱数は、セレクタ３０１の出力信号に応じた擬似乱数であるので、その期待値は予め分かっている。

図４は、図３の擬似乱数発生回路３０２の構成例を示す回路図である。擬似乱数発生回路３０２は、例えば７個のフリップフロップ４０１及び排他的論理和回路４０２を有する。７個のフリップフロップ４０１は、データ入力端子及びデータ出力端子が直列に接続され、クロック端子が入力信号Ｓ１１に接続される。入力信号Ｓ１１は、セレクタ３０１の出力信号である。排他的論理和回路４０２は、例えば、第５段目のフリップフロップ４０１の出力信号及び第７段目のフリップフロップ４０１の出力信号の排他的論理和信号を第１段目のフリップフロップ４０１のデータ入力端子に出力する。７個のフリップフロップ４０１は、入力信号Ｓ１１に同期して、データ入力端子に入力される信号をラッチして記憶する。出力信号Ｓ１２は、７個のフリップフロップ４０１の出力信号であり、７ビットのパラレル信号である。

ｎ個のセレクタ３０１は、データ入力回路１１１が出力するデータ入力信号ＩＮ１〜ＩＮｎ又はクロック入力回路１２１が出力するクロック信号ＣＬＫを選択して、信号Ｓ１１として出力する。試験時のデータ入力信号ＩＮ１〜ＩＮｎ及びクロック信号ＣＬＫの切り替わり回数は、予め決めておく。したがって、セレクタ３０１の出力信号の切り替わり回数は、予め分かっている。擬似乱数発生回路３０２は、信号Ｓ１１の切り替わり回数に応じた擬似乱数Ｓ１２を出力する。擬似乱数Ｓ１２は、信号Ｓ１１の切り替わり回数に応じて一意に決まる数である。したがって、入力信号Ｓ１１の切り替わり回数が予め分かっていれば、その入力信号Ｓ１１に対応する擬似乱数Ｓ１２の期待値も予め分かっている。その期待値は、期待値レジスタ１１６に格納される。

モード設定レジスタ１１４には、モード設定情報が記憶される。擬似乱数発生回路３０２は、モード設定レジスタ１１４のモード設定情報に応じて、セレクタ３０１の出力信号Ｓ１１の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数に応じた擬似乱数Ｓ１２を発生する。すなわち、フリップフロップ４０１は、モード設定レジスタ１１４のモード設定情報に応じて、セレクタ３０１の出力信号Ｓ１１の立ち上がり、立ち下がり、又は立ち上がり及び立ち下がりに同期してラッチする。また、モード設定レジスタ１１４にモード設定情報が新たに格納されると、擬似乱数発生回路３０２は初期化される。

擬似乱数発生回路３０２は、例えば７ビットの擬似乱数信号Ｓ１２を照合回路１１３に出力する。期待値レジスタ１１６は、その７ビットの擬似乱数の期待値を記憶し、照合回路１１３に出力する。照合回路１１３は、擬似乱数発生回路３０２が出力する７ビットの出力信号Ｓ１２と期待値レジスタ１１６が出力する７ビットの出力信号とを比較し、比較結果を照合結果レジスタ１１５に出力する。

また、擬似乱数発生回路３０２は、７ビットの信号Ｓ１２のうちの１ビットの信号をセレクタ３０３に出力する。セレクタ３０３は、データ入力回路１１１が出力する１ビットの信号又は擬似乱数発生回路３０２が出力する１ビットの信号を選択し、フリップフロップ１３１に出力する。

以上のように、本実施形態は、半導体集積回路内に擬似乱数発生回路３０２を設ける。半導体集積回路内のｎ個の擬似乱数発生回路３０２は、位相ばらつきが小さい擬似乱数信号を生成することができる。セレクタ３０３が擬似乱数発生回路３０２の出力信号を選択することにより、内部ロジック回路１０３では位相ばらつきが小さい信号を擬似乱数発生回路３０２から入力し、試験することができる。

また、セレクタ３０１がデータ入力回路１１１の出力信号を選択すれば、擬似乱数発生回路３０２はデータ入力回路１１１の出力信号に応じた擬似乱数を生成するので、データ入力回路１１１の試験を行うことができる。これに対して、セレクタ３０１がクロック入力回路１２１の出力信号を選択すれば、擬似乱数発生回路３０２はクロック入力回路１２１の出力信号に応じた擬似乱数を生成するので、クロック入力回路１２１の試験を行うことができる。

また、セレクタ３０３がデータ入力回路１１１の出力信号を選択すれば、内部ロジック回路１０３はデータ入力回路１１１の出力信号を用いて試験を行うことができる。これに対して、セレクタ３０３が擬似乱数発生３０２の出力信号を選択すれば、内部ロジック回路１０３は擬似乱数発生回路３０２の出力信号を用いて試験を行うことができる。なお、試験終了後の通常動作時には、セレクタ３０３は、データ入力回路１１１の出力信号を選択する。

（第３の実施形態）
図５は、本発明の第３の実施形態による半導体集積回路の構成例を示す図であり、図３の半導体集積回路に対して、照合回路１１３及び照合結果レジスタ１１５の代わりに比較回路５０１及び比較結果レジスタ５０２を設け、ｎ個の期待値レジスタ１１６を削除したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。

試験時には、ｎ個のデータ入力信号ＩＮ１〜ＩＮｎは、相互に同じ信号を入力する。その結果、ｎ個のセレクタ３０１がデータ入力回路１１１の出力信号を選択した場合、ｎ個のデータ入力回路１１１が正常であれば、ｎ個の擬似乱数発生回路３０２はすべて同じ擬似乱数信号を出力する。

半導体集積回路は、ｎ−１個の比較回路５０１を有する。第１の比較回路５０１は、データ入力信号ＩＮ１に対応する擬似乱数発生回路３０２が出力する擬似乱数信号と、それに隣接するデータ入力信号ＩＮ２に対応する擬似乱数発生回路３０２が出力する擬似乱数信号との比較を行う。また、第２の比較回路５０１は、データ入力信号ＩＮ２に対応する擬似乱数発生回路３０２が出力する擬似乱数信号と、それに隣接するデータ入力信号ＩＮ３に対応する擬似乱数発生回路３０２が出力する擬似乱数信号との比較を行う。同様に、第ｎ−１の比較回路５０１は、データ入力信号ＩＮｎ−１に対応する擬似乱数発生回路３０２が出力する擬似乱数信号と、それに隣接するデータ入力信号ＩＮｎに対応する擬似乱数発生回路３０２が出力する擬似乱数信号との比較を行う。比較回路５０１は、照合回路１１３と同様に、排他的論理和回路を用いることにより実現できる。

上記のように、ｎ個のデータ入力回路１１１がすべて正常であれば、ｎ個の擬似乱数発生回路３０２がすべて同じ擬似乱数信号を発生する。その場合、ｎ個の比較回路５０１のすべてが一致信号をｎ個の比較結果レジスタ５０２に出力する。

データ入力回路１１１に異常がある場合には、その異常のデータ入力回路１１１から信号を入力する擬似乱数発生回路３０２は、正常なデータ入力回路１１１から信号を入力する擬似乱数発生回路３０２とは異なる擬似乱数信号を出力する。その場合、異常の擬似乱数信号を入力した比較回路３０２は、不一致信号を比較結果レジスタ５０２に出力する。

ｎ個の比較結果レジスタ５０２は、図３の照合結果レジスタ１１５と同様に、直列接続され、その比較結果を比較結果信号Ｓ３として試験装置１０２にシリアル出力する。試験装置１０２は、その比較結果信号Ｓ３を基に、動作確認試験の結果及び異常がある場合には異常のデータ入力回路１１１の場所を認知することができる。

以上のように、本実施形態は、第２の実施形態に対し、期待値レジスタ１１６を削除することができる。比較回路５０１は、それぞれ隣接する２個の擬似乱数回路３０２が出力する擬似乱数信号の比較を行う。

なお、第１の実施形態のカウンタ１１２並びに第２及び第３の実施形態の擬似乱数発生回路３０２は、データ入力回路１１１又はクロック入力回路１２１の出力信号の切り替わり回数に応じた値を保持する保持回路であればよい。すなわち、第１の実施形態ではカウンタ１１２の代わりに擬似乱数発生回路３０２を用いてもよく、第２及び第３の実施形態では擬似乱数発生回路３０２の代わりにカウンタ１１２を用いてもよい。

第１〜第３の実施形態の半導体集積回路１０１は、外部からのデータ入力信号ＩＮ１〜ＩＮｎを入力して出力するデータ入力回路１１１と、データ入力回路１１１の出力信号の切り替わり回数に応じた値と期待値（比較値）とを比較する比較回路（照合回路）１１３又は５０１とを有する。

また、第１及び第２の実施形態の半導体集積回路１０１は、データ入力回路１１１の出力信号の切り替わり回数に応じた値を保持する保持回路１１２又は３０２と、前記比較値（期待値）を記憶する比較値レジスタ１１６と、前記比較回路（照合回路）１１３の比較結果を記憶する比較結果レジスタ１１５とを有する。前記比較回路１１３は、前記保持回路１１２又は３０２が保持する値と前記比較値レジスタ１１６が記憶する比較値とを比較する。

第１の実施形態では、前記保持回路は、前記データ入力回路１１１の出力信号の切り替わり回数をカウントするカウンタ１１２であり、前記比較回路１１３は、前記カウンタ１１２がカウントする回数と前記比較値とを比較する。

第２の実施形態では、前記保持回路は、前記データ入力回路１１１の出力信号の切り替わり回数に応じた擬似乱数を発生する擬似乱数発生回路３０２であり、前記比較回路１１３は、前記擬似乱数と前記比較値とを比較する。

第３の実施形態では、外部からのデータ入力信号ＩＮ１〜ＩＮｎを入力して出力するデータ入力回路１１１と、前記データ入力回路１１１の出力信号の切り替わり回数に応じた値を保持する保持回路（擬似乱数発生回路３０２又はカウンタ１１２）を有し、第１及び第２の組みは、それぞれ前記データ入力回路１１１及び前記保持回路３０２又は１１２を有する。比較回路５０１は、前記第１の組みの前記保持回路３０２又は１１２が保持する値と前記第２の組みの前記保持回路３０２又は１１２が保持する値とを比較する。

第１〜第３の実施形態は、データ入力回路１１１に対し、リターン・ゼロ信号又は短パルス信号を入力し、高速な試験を行うことができる。上記実施形態により、一般的な試験装置１０２を用い、データ入力回路１１１に対し、より高速な試験の実施が可能になる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
外部からのデータ入力信号を入力して出力するデータ入力回路と、
前記データ入力回路への入力に応じて変化する出力信号の期待値を記憶する比較値レジスタと、
前記データ入力回路の出力信号の切り替わり回数に応じた値と前記期待値とを比較する比較回路と
を有することを特徴とする半導体集積回路。
（付記２）
さらに、前記データ入力回路の出力信号の切り替わり回数に応じた値を保持する保持回路を有し、
前記比較回路は、前記保持回路が保持する値と前記期待値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記３）
さらに、前記比較回路の比較結果を記憶する比較結果レジスタと、
前記比較回路は、前記データ入力回路の出力信号の切り替わり回数に応じた値と前記比較値レジスタが記憶する前記期待値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記５）
さらに、前記データ入力回路の出力信号の切り替わり回数をカウントするカウンタを有し、
前記比較回路は、前記カウンタがカウントする回数と前記期待値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記６）
さらに、前記データ入力回路の出力信号の切り替わり回数に応じた擬似乱数を発生する擬似乱数発生回路を有し、
前記比較回路は、前記擬似乱数と前記値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記７）
さらに、前記データ入力回路の出力信号の切り替わり回数に応じた値を保持する保持回路と、
前記比較回路の比較結果を記憶する比較結果レジスタとを有し、
前記比較回路は、前記保持回路が保持する値と前記比較値レジスタが記憶する前記期待値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記８）
前記保持回路は、前記データ入力回路の出力信号の切り替わり回数をカウントするカウンタであり、
前記比較回路は、前記カウンタがカウントする回数と前記期待値とを比較することを特徴とする付記７記載の半導体集積回路。
（付記９）
前記カウンタは、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数をカウントすることを特徴とする付記８記載の半導体集積回路。
（付記１０）
さらに、モードを設定するためのモード設定レジスタを有し、
前記カウンタは、前記モードに応じて、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数をカウントすることを特徴とする付記９記載の半導体集積回路。
（付記１１）
前記保持回路は、前記データ入力回路の出力信号の切り替わり回数に応じた擬似乱数を発生する擬似乱数発生回路であり、
前記比較回路は、前記擬似乱数と前記期待値とを比較することを特徴とする付記７記載の半導体集積回路。
（付記１２）
前記擬似乱数発生回路は、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数に応じた擬似乱数を発生することを特徴とする付記１１記載の半導体集積回路。
（付記１３）
さらに、モードを設定するためのモード設定レジスタを有し、
前記擬似乱数発生回路は、前記モードに応じて、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数に応じた擬似乱数を発生することを特徴とする付記１２記載の半導体集積回路。
（付記１４）
さらに、前記データ入力回路の出力信号の切り替わり回数に応じた値を保持する保持回路を有し、
第１及び第２の組みは、それぞれ前記データ入力回路及び前記保持回路を有し、
前記比較回路は、前記第１の組みの前記保持回路が保持する値と前記第２の組みの前記保持回路が保持する値とを比較することを特徴とする付記１記載の半導体集積回路。
（付記１５）
さらに、前記比較回路の比較結果を記憶する比較結果レジスタを有することを特徴とする付記１４記載の半導体集積回路。
（付記１６）
前記比較回路は第１の比較回路であり、
さらに、前記データ入力回路及び前記保持回路を有する第３の組みと、
前記第２の組みの前記保持回路が保持する値と前記第３の組みの前記保持回路が保持する値とを比較する第２の比較回路と、
前記第１の比較回路の比較結果を記憶する第１の比較結果レジスタと、
前記第２の比較回路の比較結果を記憶する第２の比較結果レジスタとを有し、
前記第１及び第２の比較結果レジスタは、直列接続され、前記比較結果をシリアル出力することを特徴とする付記１４記載の半導体集積回路。
（付記１７）
前記データ入力回路、前記保持回路、前記比較回路、前記比較値レジスタ及び前記比較結果レジスタは複数組み設けられ、
前記複数の前記比較値レジスタは、直列接続され、前記複数の比較値レジスタへは外部回路より前記期待値をシリアル入力し、
前記複数の前記比較結果レジスタは、直列接続され、前記複数の比較結果レジスタ内の比較結果は外部回路へシリアル出力することを特徴とする付記７記載の半導体集積回路。
（付記１８）
さらに、外部からのクロック信号を入力して出力するクロック入力回路と、
前記データ入力回路の出力信号又は前記クロック入力回路の出力信号を選択して出力する第１のセレクタと、
前記データ入力回路の出力信号又は前記保持回路の出力信号を選択して出力する第２のセレクタと、
前記第２のセレクタの出力信号を入力するロジック回路とを有し、
前記保持回路は、前記第１のセレクタの出力信号の切り替わり回数に応じた値を保持することを特徴とする付記１記載の半導体集積回路。
（付記１９）
前記データ入力回路、前記保持回路、前記比較回路、前記比較値レジスタ及び前記比較結果レジスタは複数組み設けられ、
前記複数組のデータ入力回路、保持回路、比較回路、比較値レジスタ及び比較結果レジスタは、シリアルデータ入力回路の複数の入力部にそれぞれ設けられることを特徴とする付記７記載の半導体集積回路。

本発明の第１の実施形態による半導体集積回路の構成例を示す図である。 図１の試験装置による半導体集積回路の試験方法を示すフローチャートである。 本発明の第２の実施形態による半導体集積回路の構成例を示す図である。 図３の擬似乱数発生回路の構成例を示す回路図である。 本発明の第３の実施形態による半導体集積回路の構成例を示す図である。 試験装置が半導体集積回路に出力する３種類の信号を示すタイムチャートである。 半導体集積回路内の入力回路及び内部ロジック回路を示す回路図である。 データ入力信号及びクロック信号の例を示すタイミングチャートである。 試験のための信号発生回路を有する半導体集積回路の回路図である。

符号の説明

１０１ 半導体集積回路
１０２ 試験装置
１０３ 内部ロジック回路
１１１ データ入力回路
１１２ カウンタ
１１３ 照合回路
１１４ モード設定レジスタ
１１５ 照合結果レジスタ
１１６ 期待値レジスタ
１２１ クロック入力回路
１３１ フリップフロップ
３０１，３０３ セレクタ
３０２ 擬似乱数発生回路
５０１ 比較回路
５０２ 比較結果レジスタ

Claims (9)

1. 外部からのデータ入力信号を入力して出力するデータ入力回路と、
   前記データ入力回路への入力に応じて変化する出力信号の期待値を記憶する比較値レジスタと、
   前記データ入力回路の出力信号の切り替わり回数に応じた値と前記期待値とを比較する比較回路と
   を有することを特徴とする半導体集積回路。
2. さらに、前記データ入力回路の出力信号の切り替わり回数に応じた値を保持する保持回路と、
   前記比較回路の比較結果を記憶する比較結果レジスタとを有し、
   前記比較回路は、前記保持回路が保持する値と前記比較値レジスタが記憶する前記期待値とを比較することを特徴とする請求項１記載の半導体集積回路。
3. 前記保持回路は、前記データ入力回路の出力信号の切り替わり回数をカウントするカウンタであり、
   前記比較回路は、前記カウンタがカウントする回数と前記期待値とを比較することを特徴とする請求項２記載の半導体集積回路。
4. 前記カウンタは、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数をカウントすることを特徴とする請求項３記載の半導体集積回路。
5. 前記保持回路は、前記データ入力回路の出力信号の切り替わり回数に応じた擬似乱数を発生する擬似乱数発生回路であり、
   前記比較回路は、前記擬似乱数と前記期待値とを比較することを特徴とする請求項２記載の半導体集積回路。
6. 前記擬似乱数発生回路は、前記データ入力回路の出力信号の立ち上がり回数、立ち下がり回数、又は立ち上がり及び立ち下がり回数に応じた擬似乱数を発生することを特徴とする請求項５記載の半導体集積回路。
7. さらに、前記データ入力回路の出力信号の切り替わり回数に応じた値を保持する保持回路を有し、
   第１及び第２の組みは、それぞれ前記データ入力回路及び前記保持回路を有し、
   前記比較回路は、前記第１の組みの前記保持回路が保持する値と前記第２の組みの前記保持回路が保持する値とを比較することを特徴とする請求項１記載の半導体集積回路。
8. 前記データ入力回路、前記保持回路、前記比較回路、前記比較値レジスタ及び前記比較結果レジスタは複数組み設けられ、
   前記複数の前記比較値レジスタは、直列接続され、前記複数の比較値レジスタへは外部回路より前記期待値をシリアル入力し、
   前記複数の前記比較結果レジスタは、直列接続され、前記複数の比較結果レジスタ内の比較結果は外部回路へシリアル出力することを特徴とする請求項２記載の半導体集積回路。
9. 前記データ入力回路、前記保持回路、前記比較回路、前記比較値レジスタ及び前記比較結果レジスタは複数組み設けられ、
   前記複数組のデータ入力回路、保持回路、比較回路、比較値レジスタ及び比較結果レジスタは、シリアルデータ入力回路の複数の入力部にそれぞれ設けられることを特徴とする請求項２記載の半導体集積回路。

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