JPS59116064A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
- Publication number
- JPS59116064A JPS59116064A JP57231668A JP23166882A JPS59116064A JP S59116064 A JPS59116064 A JP S59116064A JP 57231668 A JP57231668 A JP 57231668A JP 23166882 A JP23166882 A JP 23166882A JP S59116064 A JPS59116064 A JP S59116064A
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- Japan
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- shift
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は論理回路に組込まれたシフトレジスタに格納
されているデータを期待値データと比較することによっ
て論理回路を試験する装置に関するものである。
されているデータを期待値データと比較することによっ
て論理回路を試験する装置に関するものである。
シフトレジスタが絹込寸れている論理回路を試験する場
合には、このソフトレジスタを境界として論理回路を論
理的に分割して試験を行うことは従来良く知られている
所である。
合には、このソフトレジスタを境界として論理回路を論
理的に分割して試験を行うことは従来良く知られている
所である。
このような試験ＶＣおいては、シフトレジスタを所定の
データの入力装置として用いる場合と、シフトレジスタ
に格納されている信号が所定の期待値データレこなって
いるか否かを検査するためシフトレジスタに格納きれて
いるデータを出力する場合とがあるが、このいずれの場
合においても、シフトレジスタから入出力するデータは
ピット面列の形ＶＣなっており、当該シフトレジスタの
直列入力端子から入力し、その直列出力端子から出力し
ていた。
データの入力装置として用いる場合と、シフトレジスタ
に格納されている信号が所定の期待値データレこなって
いるか否かを検査するためシフトレジスタに格納きれて
いるデータを出力する場合とがあるが、このいずれの場
合においても、シフトレジスタから入出力するデータは
ピット面列の形ＶＣなっており、当該シフトレジスタの
直列入力端子から入力し、その直列出力端子から出力し
ていた。
したがって、シフトレジスタに格納されているデータが
所定の期待値データになっているかどうかを検査して、
その４５査の結果によりそのシフトレジスタに入力する
データを生成するための論理回路の試験を行う従来の装
置では、当該シフトレジスタからビット直列の形で出力
される出力データをシフトＩＩｆＡに１ビツトづつ検査
する方法がとられていたので、検査に長時間全必侠とす
るという欠点があった。
所定の期待値データになっているかどうかを検査して、
その４５査の結果によりそのシフトレジスタに入力する
データを生成するための論理回路の試験を行う従来の装
置では、当該シフトレジスタからビット直列の形で出力
される出力データをシフトＩＩｆＡに１ビツトづつ検査
する方法がとられていたので、検査に長時間全必侠とす
るという欠点があった。
この発明は従来の装置における上述の欠点を除去するた
めになされたもので、１０列入力と並列出力とが可能な
シフトレジスタを試験出力レジスタとして備え、試験対
象レジスタから出力されるビット面列の形のデータを直
列に入力した後試験出力レジスタに配列されたビットパ
ターンが期待値データのビットパターンと合致するか否
かをビットパターンを構成する各ビットについて同時に
試験することができる装置を提供するものである。
めになされたもので、１０列入力と並列出力とが可能な
シフトレジスタを試験出力レジスタとして備え、試験対
象レジスタから出力されるビット面列の形のデータを直
列に入力した後試験出力レジスタに配列されたビットパ
ターンが期待値データのビットパターンと合致するか否
かをビットパターンを構成する各ビットについて同時に
試験することができる装置を提供するものである。
以下この発明の一実施例を図７７ｎ Ｕこついて訝明す
る。図において（１）は試験データレジスタ、（２）は
シフトクロック数レジスタ、（３）はシフトクロック発
生器、（４１は試験出力レジスタ、（５）はビット直列
の入力データ、＋６１ 、 ＋７１Ｕシフト用のクロッ
クパルス、（８）は比較器、（９）は比較結果信号であ
り、＋１０＋は試験の対象となるテークが格納されてい
る試験対象シフトレジスタである。クロックパルス＋６
１ 、 ＋７１は同一のクロックパルスで（６）は試験
出力レジスタ（４）のシフｌ−Ｋ、＋７１は試験対象シ
フトレジスタ（１０）のシフトに用いられる。したがっ
てレジスタ（４１、１１０）は同期してシフトされレジ
スタ（ｌＯ）の内容がレジスタ（４）に移される。した
かつてレジスタ（４１の客側はレジスタ１」σの容量と
同−又はそれ以上でなけれはならぬ。
る。図において（１）は試験データレジスタ、（２）は
シフトクロック数レジスタ、（３）はシフトクロック発
生器、（４１は試験出力レジスタ、（５）はビット直列
の入力データ、＋６１ 、 ＋７１Ｕシフト用のクロッ
クパルス、（８）は比較器、（９）は比較結果信号であ
り、＋１０＋は試験の対象となるテークが格納されてい
る試験対象シフトレジスタである。クロックパルス＋６
１ 、 ＋７１は同一のクロックパルスで（６）は試験
出力レジスタ（４）のシフｌ−Ｋ、＋７１は試験対象シ
フトレジスタ（１０）のシフトに用いられる。したがっ
てレジスタ（４１、１１０）は同期してシフトされレジ
スタ（ｌＯ）の内容がレジスタ（４）に移される。した
かつてレジスタ（４１の客側はレジスタ１」σの容量と
同−又はそれ以上でなけれはならぬ。
試験データレジスタ（１）には期待値データと、レジス
タ１１０）の内容をレジスタ（４１にシフトするために
必要なシフトクロック数とが入力され、このうちのシフ
トクロック数はシフトクロック数レジスタ（２）に入力
されてシフトクロック発生器（３）を制御する。また期
待値データは比較器１８１の一方の入力となる。
タ１１０）の内容をレジスタ（４１にシフトするために
必要なシフトクロック数とが入力され、このうちのシフ
トクロック数はシフトクロック数レジスタ（２）に入力
されてシフトクロック発生器（３）を制御する。また期
待値データは比較器１８１の一方の入力となる。
シフトクロック発生器（３）ハシフトクロック数レジス
タに記憶される数値だけのクロックパルス（６）。
タに記憶される数値だけのクロックパルス（６）。
（７）を発生し、レジスタ（ｌＯ）の内容をシフトして
レジスタ（４１に入力する。このシフトが終った点で比
較器（８）は出力可能となりレジスタｔｌ＋からの期待
値データとレジスタ（４：の内容とが一致するか否かを
示す信号（９）を出力する。
レジスタ（４１に入力する。このシフトが終った点で比
較器（８）は出力可能となりレジスタｔｌ＋からの期待
値データとレジスタ（４：の内容とが一致するか否かを
示す信号（９）を出力する。
以上のようにこの発明によれば、試験の対象となるデー
タを全ビット並列の形で期待値データと比較することが
できるので、試験を効率良く実行することができる。
タを全ビット並列の形で期待値データと比較することが
できるので、試験を効率良く実行することができる。
図面はこの発明の一実施例を示すブロック図である。
（２）・・・シフトクロック数レジスタ、（３）・・・
シフトクロック発生器、（４）・・・試験出力レジスタ
、１８１・−・比較器。 代理人 葛 野 信 −−
シフトクロック発生器、（４）・・・試験出力レジスタ
、１８１・−・比較器。 代理人 葛 野 信 −−
Claims (1)
- 試験の対象となるデータが格納されている試験対象シフ
トレジスタのビット数を記憶するシフトクロック数レジ
スタと、上記ビット数と少くとも同一のビット数を有し
直列入力と並列出方が可能な試験出力レジスタと、上記
シフトクロック数レジスタに記憶されるビット数に等し
いパルス数のクロックパルスを発生し、−このクロック
パルスによって上記試験対象シフトレジスタと上記試験
出力レジスタとを同時にシフトし、上記試験対象シフト
レジスタの内容をその直列出方端子から上記試験出力レ
ジスタの直列入力端子を経て上記試験出力レジスタに入
力する手段と、上記試験出力レジスタの並列出力端子に
おけるビットパターンを試験データレジスタに設定され
る期待値データのビットパターンと比較する比較器とを
備えた論理回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231668A JPS59116064A (ja) | 1982-12-23 | 1982-12-23 | 論理回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231668A JPS59116064A (ja) | 1982-12-23 | 1982-12-23 | 論理回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116064A true JPS59116064A (ja) | 1984-07-04 |
Family
ID=16927101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231668A Pending JPS59116064A (ja) | 1982-12-23 | 1982-12-23 | 論理回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8290734B2 (en) | 2006-11-20 | 2012-10-16 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit |
-
1982
- 1982-12-23 JP JP57231668A patent/JPS59116064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8290734B2 (en) | 2006-11-20 | 2012-10-16 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit |
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