JPS6161421B2 - - Google Patents
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- Publication number
- JPS6161421B2 JPS6161421B2 JP55118745A JP11874580A JPS6161421B2 JP S6161421 B2 JPS6161421 B2 JP S6161421B2 JP 55118745 A JP55118745 A JP 55118745A JP 11874580 A JP11874580 A JP 11874580A JP S6161421 B2 JPS6161421 B2 JP S6161421B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- counter
- register
- test
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 48
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、電卓用LSIあるいは時計用LSI等の
試験を行うための繰返しパターンを効率よく発生
するテストパターン発生装置に関する。
試験を行うための繰返しパターンを効率よく発生
するテストパターン発生装置に関する。
LSI（集積回路）、例えば電卓用LSIや時計用
LSI等の製造工程等における良品、不良品等の判
別を行うための試験装置は、従来第１図に示すよ
うなもので行なわれている。すなわち、試験周波
数で動作するパターンメモリ１へ、大容量メモリ
２から被試験LSI３への入力パターンおよび出力
基準パターンを転送し、記憶する。上記パターン
メモリ１は、被試験LSI３のピン数か、それ以上
のビツト数を有し、複数語の容量を持つており、
そのアドレスは試験周波数で変化できる。このよ
うなパターンメモリ１からのパターンを、ドライ
バ回路４に供給して被試験LSI３の入力電圧レベ
ルに変換する。この電圧パターンを被試験LSI３
に印加し、この被試験LSI３の出力をアナログ・
コンパレータ５に供給して試験装置の論理レベル
に変換する。この変換した論理レベルを不良検出
部６に供給し、被試験LSI３の入力信号であるパ
ターンメモリ１の出力と比較して試験を行う。こ
の試験の結果、一致していれば良品であり、不一
致であれば不良品として判定する。
LSI等の製造工程等における良品、不良品等の判
別を行うための試験装置は、従来第１図に示すよ
うなもので行なわれている。すなわち、試験周波
数で動作するパターンメモリ１へ、大容量メモリ
２から被試験LSI３への入力パターンおよび出力
基準パターンを転送し、記憶する。上記パターン
メモリ１は、被試験LSI３のピン数か、それ以上
のビツト数を有し、複数語の容量を持つており、
そのアドレスは試験周波数で変化できる。このよ
うなパターンメモリ１からのパターンを、ドライ
バ回路４に供給して被試験LSI３の入力電圧レベ
ルに変換する。この電圧パターンを被試験LSI３
に印加し、この被試験LSI３の出力をアナログ・
コンパレータ５に供給して試験装置の論理レベル
に変換する。この変換した論理レベルを不良検出
部６に供給し、被試験LSI３の入力信号であるパ
ターンメモリ１の出力と比較して試験を行う。こ
の試験の結果、一致していれば良品であり、不一
致であれば不良品として判定する。
このような試験装置において、テストパターン
は試験周波数で動作するパターンメモリ１へ大容
量メモリ２から入り得る分だけ転送し、パターン
メモリ１を試験周波数で動作させ、不足になると
再び大容量メモリ２からパターンを転送して試験
を行うものである。この場合のテストパターンの
発生は、大容量メモリ２からパターンメモリ１へ
転送して発生するため、この転送による時間のた
めにLSI試験時間が著しく増大するのみならず、
キー入力の回数が多い場合、パターン長が極めて
長くなるという欠点があつた。
は試験周波数で動作するパターンメモリ１へ大容
量メモリ２から入り得る分だけ転送し、パターン
メモリ１を試験周波数で動作させ、不足になると
再び大容量メモリ２からパターンを転送して試験
を行うものである。この場合のテストパターンの
発生は、大容量メモリ２からパターンメモリ１へ
転送して発生するため、この転送による時間のた
めにLSI試験時間が著しく増大するのみならず、
キー入力の回数が多い場合、パターン長が極めて
長くなるという欠点があつた。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、試験に必要な種類の繰り
返しパターンは全てパターンメモリにあらかじめ
記憶しておくとともに、被試験LSIのピンごとの
パターンを任意に指定できるように構成したテス
トパターン発生装置を提供することにある。
の目的とするところは、試験に必要な種類の繰り
返しパターンは全てパターンメモリにあらかじめ
記憶しておくとともに、被試験LSIのピンごとの
パターンを任意に指定できるように構成したテス
トパターン発生装置を提供することにある。
すなわち本発明は、従来の大容量メモリから試
験のための内容をパターンメモリに転送すること
による時間を除去できる効果を有するものであ
る。
験のための内容をパターンメモリに転送すること
による時間を除去できる効果を有するものであ
る。
以下、第２図を参照して本発明の一実施例を説
明する。第２図は第１図の被試験LSI３までのテ
ストパターン発生部を示すもので、試験装置とし
ては第１図の装置にも適用できるものである。
明する。第２図は第１図の被試験LSI３までのテ
ストパターン発生部を示すもので、試験装置とし
ては第１図の装置にも適用できるものである。
第２図において、まず制御系について説明す
る。製御部１１は選択ゲート１２へ制御信号を供
給して、１つのリロケーシヨンカウンタ１３の値
に対し順次ベース・アドレスレジスタ１４のうち
の１つの内容を選択的に加算器１５へ送出する。
このベース・アドレスレジスタ１４の全ての走査
が終ると、制御部１１はパターン・レングスカウ
ンタ１６へ制御信号を送出し、これによりパター
ン・レングスカウンタ１６はカウントを開始す
る。さらに、制御部１１はリロケーシヨンカウン
タ１３およびパターン・レジスタ１７にも制御信
号を送出して、リロケーシヨンカウンタ１３を
「＋１」するとともにシフトレジスタ１８の出力
をパターンレジスタ１７へ転送する。パターン・
レングスカウンタ１６はカウントを終了するとレ
ジスタ１９の値に再度プリセツトされるととも
に、繰り返しカウンタ２０は「−１」される。こ
の繰り返しカウンタ２０が「０」になつていて、
パターン・レングスカウンタ１６からカウントパ
ルスが来ると、繰り返しカウンタ２０はその出力
を制御部１１へ送出する。このとき制御部１１
は、ベース・アドレスレジスタ１４に信号を送出
してレジスタ２１の値をベース・アドレスレジス
タ１４に移す。さらに制御部１１は、繰り返しカ
ウンタ２０からの信号を受けるとレジスタ２１に
セツト信号H1，H2を送出することにより、レジ
スタ２１に次のベース・アドレスの値を送る。な
お、データは制御部１１から供給される。さらに
制御部１１は、同様にパターン・レングスカウン
タ１６および繰り返しカウンタ２０へセツト信号
Ｉ，Ｊを送出することにより、パターン・レング
スカウンタ１６にはパターン・レングスの値を、
繰り返しカウンタ２０には繰り返しの値をそれぞ
れ送る。
る。製御部１１は選択ゲート１２へ制御信号を供
給して、１つのリロケーシヨンカウンタ１３の値
に対し順次ベース・アドレスレジスタ１４のうち
の１つの内容を選択的に加算器１５へ送出する。
このベース・アドレスレジスタ１４の全ての走査
が終ると、制御部１１はパターン・レングスカウ
ンタ１６へ制御信号を送出し、これによりパター
ン・レングスカウンタ１６はカウントを開始す
る。さらに、制御部１１はリロケーシヨンカウン
タ１３およびパターン・レジスタ１７にも制御信
号を送出して、リロケーシヨンカウンタ１３を
「＋１」するとともにシフトレジスタ１８の出力
をパターンレジスタ１７へ転送する。パターン・
レングスカウンタ１６はカウントを終了するとレ
ジスタ１９の値に再度プリセツトされるととも
に、繰り返しカウンタ２０は「−１」される。こ
の繰り返しカウンタ２０が「０」になつていて、
パターン・レングスカウンタ１６からカウントパ
ルスが来ると、繰り返しカウンタ２０はその出力
を制御部１１へ送出する。このとき制御部１１
は、ベース・アドレスレジスタ１４に信号を送出
してレジスタ２１の値をベース・アドレスレジス
タ１４に移す。さらに制御部１１は、繰り返しカ
ウンタ２０からの信号を受けるとレジスタ２１に
セツト信号H1，H2を送出することにより、レジ
スタ２１に次のベース・アドレスの値を送る。な
お、データは制御部１１から供給される。さらに
制御部１１は、同様にパターン・レングスカウン
タ１６および繰り返しカウンタ２０へセツト信号
Ｉ，Ｊを送出することにより、パターン・レング
スカウンタ１６にはパターン・レングスの値を、
繰り返しカウンタ２０には繰り返しの値をそれぞ
れ送る。
このような制御系の基に次のようにしてテスト
パターンを発生する。すなわち、試験に必要な繰
り返しパターンはパターンメモリ２２に記憶され
ており、このパターンメモリ２２は例えば１ビツ
トで複数語の容量を持つている。そして、入力ピ
ンごとのパターンメモリ中の繰り返しのスタート
番地は、ベース・アドレスレジスタ１４に記憶
し、このベース・アドレスレジスタ１４は任意の
値にセツトできるように構成されている。しかし
て、ベース・アドレスレジスタ１４の中から選択
された１つのベース・アドレスと、ベース・アド
レスからの偏位を指定するリロケーシヨンカウン
タ１３の内容とを加算器１５で加算してアドレス
を決定し、それをパターンメモリ２２のアドレス
とする。この加算器１５により指定されたアドレ
スのデータは、パターンメモリ２２からシフトレ
ジスタ１８への直列入力となり、順次シフトさ
れ、記憶される。そして、１つのリロケーシヨン
カウンタ１３の値に対し、ベース・アドレスレジ
スタ１４を一巡走査し、それぞれのベース・アド
レスに対応したデータをパターンメモリ２２の出
力に取り出し、シフトレジスタ１８へシフトさせ
る。必要なピン数分だけテストパターンを取り出
した後、パターンレジスタ１７にパターンを移
し、同時にリロケーシヨンカウンタ１３を「＋
１」する。再び、パターンメモリ２２からテスト
パターンを取り出してシフトレジスタ１８にセツ
トする。なお、テストパターンの繰り返しの１回
の長さはパターン・レングスカウンタ１６でカウ
ントし、カウント終了でリロケーシヨンカウンタ
１３を「０」にもどす。また、繰り返し回数は繰
り返しカウンタ２０でカウントし、カウント終了
で次のベース・アドレスの値をレジスタ２１から
ベース・アドレスレジスタ１４へ移す。そしてレ
ジスタ２１へは、繰り返しカウンタ２０がカウン
ト終了するまでの間にセツトしておく。このよう
にして、パターンレジスタ１７に記憶されたテス
トパターンは、ドライバ回路２３で被試験LSI２
４の入力電圧レベルに変換されたのち、被試験
LSI２４へ供給されるものである。なお試験の方
法については、第１図と同様に被試験LSI２４の
出力と入力信号とを比較し、一致あるいは不一致
を判別することにより行うことができる。なお、
上記実施例では、ベース・アドレスレジスタをピ
ンごとに１つ設けた場合について説明したが、１
つ以上の任意の個数のレジスタからプログラム指
定で選択するようにしてもよい。また、パターン
メモリを全入力ピンに対して１個設けた場合につ
いて説明したが、任意のピンごとに設けてもよ
い。さらに、被試験LSIの入力ピンに対する試験
に適用した場合について説明したが、出力基準パ
ターンにも適用できるものである。
パターンを発生する。すなわち、試験に必要な繰
り返しパターンはパターンメモリ２２に記憶され
ており、このパターンメモリ２２は例えば１ビツ
トで複数語の容量を持つている。そして、入力ピ
ンごとのパターンメモリ中の繰り返しのスタート
番地は、ベース・アドレスレジスタ１４に記憶
し、このベース・アドレスレジスタ１４は任意の
値にセツトできるように構成されている。しかし
て、ベース・アドレスレジスタ１４の中から選択
された１つのベース・アドレスと、ベース・アド
レスからの偏位を指定するリロケーシヨンカウン
タ１３の内容とを加算器１５で加算してアドレス
を決定し、それをパターンメモリ２２のアドレス
とする。この加算器１５により指定されたアドレ
スのデータは、パターンメモリ２２からシフトレ
ジスタ１８への直列入力となり、順次シフトさ
れ、記憶される。そして、１つのリロケーシヨン
カウンタ１３の値に対し、ベース・アドレスレジ
スタ１４を一巡走査し、それぞれのベース・アド
レスに対応したデータをパターンメモリ２２の出
力に取り出し、シフトレジスタ１８へシフトさせ
る。必要なピン数分だけテストパターンを取り出
した後、パターンレジスタ１７にパターンを移
し、同時にリロケーシヨンカウンタ１３を「＋
１」する。再び、パターンメモリ２２からテスト
パターンを取り出してシフトレジスタ１８にセツ
トする。なお、テストパターンの繰り返しの１回
の長さはパターン・レングスカウンタ１６でカウ
ントし、カウント終了でリロケーシヨンカウンタ
１３を「０」にもどす。また、繰り返し回数は繰
り返しカウンタ２０でカウントし、カウント終了
で次のベース・アドレスの値をレジスタ２１から
ベース・アドレスレジスタ１４へ移す。そしてレ
ジスタ２１へは、繰り返しカウンタ２０がカウン
ト終了するまでの間にセツトしておく。このよう
にして、パターンレジスタ１７に記憶されたテス
トパターンは、ドライバ回路２３で被試験LSI２
４の入力電圧レベルに変換されたのち、被試験
LSI２４へ供給されるものである。なお試験の方
法については、第１図と同様に被試験LSI２４の
出力と入力信号とを比較し、一致あるいは不一致
を判別することにより行うことができる。なお、
上記実施例では、ベース・アドレスレジスタをピ
ンごとに１つ設けた場合について説明したが、１
つ以上の任意の個数のレジスタからプログラム指
定で選択するようにしてもよい。また、パターン
メモリを全入力ピンに対して１個設けた場合につ
いて説明したが、任意のピンごとに設けてもよ
い。さらに、被試験LSIの入力ピンに対する試験
に適用した場合について説明したが、出力基準パ
ターンにも適用できるものである。
以上説明したように本発明によれば、大容量の
パターンメモリを必要とせず、かつパターン転送
の無駄な時間も発生しないので、テストパターン
の発生が効率的であり、また高速に試験できるな
ど、種々の効果が得られるものである。
パターンメモリを必要とせず、かつパターン転送
の無駄な時間も発生しないので、テストパターン
の発生が効率的であり、また高速に試験できるな
ど、種々の効果が得られるものである。
第１図は従来のテストパターン発生装置を説明
するための回路構成図、第２図は本発明の一実施
例を説明するための回路構成図である。 １１……制御部、１２……選択ゲート、１３…
…リロケーシヨンカウンタ、１４……ベース・ア
ドレスレジスタ、１５……加算器、１６……パタ
ーン・レングスカウンタ、１７……パターン・レ
ジスタ、１８……シフトレジスタ、１９……レジ
スタ、２０……繰り返しカウンタ、２１……レジ
スタ、２２……パターンメモリ、２３……ドライ
バ、２４……被試験LSI。
するための回路構成図、第２図は本発明の一実施
例を説明するための回路構成図である。 １１……制御部、１２……選択ゲート、１３…
…リロケーシヨンカウンタ、１４……ベース・ア
ドレスレジスタ、１５……加算器、１６……パタ
ーン・レングスカウンタ、１７……パターン・レ
ジスタ、１８……シフトレジスタ、１９……レジ
スタ、２０……繰り返しカウンタ、２１……レジ
スタ、２２……パターンメモリ、２３……ドライ
バ、２４……被試験LSI。
Claims (1)
- １ 試験に必要なテストパターンが記憶されるパ
ターンメモリと、このパターンメモリの入力ピン
毎のアドレスのスタート番地が記憶されるベー
ス・アドレスレジスタと、このベース・アドレス
レジスタに記憶されたスタート番地の中から一つ
のベース・アドレスを選択する選択ゲートと、繰
り返しパターンの長さを設定するパターン・レン
グスカウンタと、パターンの繰り返し回数を設定
する繰り返しカウンタと、上記パターン・レング
スカウンタと繰り返しカウンタのカウント状態、
および各回路を制御する制御部の出力とに基づい
てベース・アドレスからの偏位を指定するリロケ
ーシヨンカウンタと、このリロケーシヨンカウン
タの出力と上記選択ゲートにより選択された一つ
のベース・アドレスとを加算して上記パターンメ
モリに供給する加算器と、上記パターンメモリの
出力が直列的に入力されるシフトレジスタと、こ
のシフトレジスタに格納されたテストパターンデ
ータが並列的に供給されるパターンレジスタとを
具備して成ることを特徴とするテストパターン発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55118745A JPS5743252A (en) | 1980-08-28 | 1980-08-28 | Method for generating test pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55118745A JPS5743252A (en) | 1980-08-28 | 1980-08-28 | Method for generating test pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743252A JPS5743252A (en) | 1982-03-11 |
| JPS6161421B2 true JPS6161421B2 (ja) | 1986-12-25 |
Family
ID=14744001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55118745A Granted JPS5743252A (en) | 1980-08-28 | 1980-08-28 | Method for generating test pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743252A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101100A (ja) * | 1982-12-02 | 1984-06-11 | Fujitsu Ltd | 記憶装置の試験方式 |
-
1980
- 1980-08-28 JP JP55118745A patent/JPS5743252A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743252A (en) | 1982-03-11 |
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