JP2608168B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子の論理特性を試験する半導体
試験装置に関する。
試験装置に関する。
従来の半導体試験装置の要部を第３図に示す。試験し
ようとする半導体素子（２）の複数の出力ピン（2a）〜
（2e）にそれぞれ対応する論理判定部（1a）〜（1e）が
接続される。各論理判定部（1a）〜（1e）は、半導体素
子（２）の対応する出力ピンに接続されたハイ出力用コ
ンパレータ（3a）及びロー出力用コンパレータ（3b）
と、これらコンパレータ（3a）及び（3b）にそれぞれ接
続されたフリップフロップ（5a）及び（5b）と、フリッ
プフロップ（5a）及び（5b）に接続されたオア回路
（６）と、オア回路（６）に接続された比較判定回路
（７）とを有している。また、各論理判定部（1a）〜
（1e）の比較判定回路（７）の出力がオア回路（８）に
接続されている。
ようとする半導体素子（２）の複数の出力ピン（2a）〜
（2e）にそれぞれ対応する論理判定部（1a）〜（1e）が
接続される。各論理判定部（1a）〜（1e）は、半導体素
子（２）の対応する出力ピンに接続されたハイ出力用コ
ンパレータ（3a）及びロー出力用コンパレータ（3b）
と、これらコンパレータ（3a）及び（3b）にそれぞれ接
続されたフリップフロップ（5a）及び（5b）と、フリッ
プフロップ（5a）及び（5b）に接続されたオア回路
（６）と、オア回路（６）に接続された比較判定回路
（７）とを有している。また、各論理判定部（1a）〜
（1e）の比較判定回路（７）の出力がオア回路（８）に
接続されている。
次に、第３図の装置の動作について説明する。半導体
素子（２）の各出力ピン（2a）〜（2e）からの出力は、
それぞれ対応する論理判定部（1a）〜（1e）のコンパレ
ータ（3a）及び（3b）に入力される。出力ピン（2a）〜
（2e）からの出力が、ハイ出力用コンパレータ（3a）に
予め設定されている規定値VOHより高ければコンパレー
タ（3a）及び（3b）からの出力は共にハイレベルにな
り、一方ロー出力用コンパレータ（3b）に予め設定され
ている規定値VOLより低ければコンパレータ（3a）及び
（3b）からの出力は共にローレベルになる。これらコン
パレータ（3a）及び（3b）からの出力は、予め設定され
たタイミングで発生されるストローブ信号SSTによりそ
れぞれフリップフロップ（5a）及び（5b）に保持され、
オア回路（６）を経て比較判定回路（７）に入力され
る。予め比較判定回路（７）には、ストローブ信号SST
が発生するタイミングには半導体素子（２）の対応する
出力ピンからの出力レベルがどうあるべきかを示す予想
レベルが格納されている。そして、比較判定回路（７）
は、オア回路（６）の出力レベルと予想レベルとを比較
し、両者が一致していればローレベルの、一致していな
ければハイレベルの信号を出力する。
素子（２）の各出力ピン（2a）〜（2e）からの出力は、
それぞれ対応する論理判定部（1a）〜（1e）のコンパレ
ータ（3a）及び（3b）に入力される。出力ピン（2a）〜
（2e）からの出力が、ハイ出力用コンパレータ（3a）に
予め設定されている規定値VOHより高ければコンパレー
タ（3a）及び（3b）からの出力は共にハイレベルにな
り、一方ロー出力用コンパレータ（3b）に予め設定され
ている規定値VOLより低ければコンパレータ（3a）及び
（3b）からの出力は共にローレベルになる。これらコン
パレータ（3a）及び（3b）からの出力は、予め設定され
たタイミングで発生されるストローブ信号SSTによりそ
れぞれフリップフロップ（5a）及び（5b）に保持され、
オア回路（６）を経て比較判定回路（７）に入力され
る。予め比較判定回路（７）には、ストローブ信号SST
が発生するタイミングには半導体素子（２）の対応する
出力ピンからの出力レベルがどうあるべきかを示す予想
レベルが格納されている。そして、比較判定回路（７）
は、オア回路（６）の出力レベルと予想レベルとを比較
し、両者が一致していればローレベルの、一致していな
ければハイレベルの信号を出力する。
各論理判定部（1a）〜（1e）の比較判定回路（７）か
ら出力された信号はオア回路（８）により接続されてい
る。すなわち、半導体素子（２）の出力ピン（2a）〜
（2e）からの出力レベルが全て予想レベルと一致した場
合にオア回路（８）からローレベルの出力が得られ、一
つでも予想レベルと異なった場合にはハイレベルの出力
が得られる。
ら出力された信号はオア回路（８）により接続されてい
る。すなわち、半導体素子（２）の出力ピン（2a）〜
（2e）からの出力レベルが全て予想レベルと一致した場
合にオア回路（８）からローレベルの出力が得られ、一
つでも予想レベルと異なった場合にはハイレベルの出力
が得られる。
このようにして半導体素子（２）の試験が行われてい
た。
た。
第４図は４ビットのA/Dコンバータ機能及びそのデジ
タル値の保持機能を有する半導体素子（20）を示す。ア
ナログ波形入力ピン（９）に入力されたアナログ値はA/
Dコンバータ（10）によりデジタル値に変換され、その
デジタル値はトリガ入力ピン（11）に入力されたトリガ
のタイミングでラッチ回路（12）に保持される。例え
ば、トリガ入力時に入力ピン（９）に4Vのアナログ値が
入力された場合、出力ピン（20a）〜（20d）から出力さ
れる０〜３ビットデータはそれぞれローレベル、ローレ
ベル、ハイレベル及びローレベルとなり、半導体素子
（20）の出力として10進表示の410を２進表示した01002
が期待される。従って、第３図の試験装置を使用して半
導体素子（20）の試験を行う際に、上記のトリガ入力に
対して半導体素子（20）からデータ01002が出力される
と、オア回路（８）の出力はローレベルとなって半導体
素子（20）の動作が正常であることが示される。
タル値の保持機能を有する半導体素子（20）を示す。ア
ナログ波形入力ピン（９）に入力されたアナログ値はA/
Dコンバータ（10）によりデジタル値に変換され、その
デジタル値はトリガ入力ピン（11）に入力されたトリガ
のタイミングでラッチ回路（12）に保持される。例え
ば、トリガ入力時に入力ピン（９）に4Vのアナログ値が
入力された場合、出力ピン（20a）〜（20d）から出力さ
れる０〜３ビットデータはそれぞれローレベル、ローレ
ベル、ハイレベル及びローレベルとなり、半導体素子
（20）の出力として10進表示の410を２進表示した01002
が期待される。従って、第３図の試験装置を使用して半
導体素子（20）の試験を行う際に、上記のトリガ入力に
対して半導体素子（20）からデータ01002が出力される
と、オア回路（８）の出力はローレベルとなって半導体
素子（20）の動作が正常であることが示される。
ところが、半導体素子（20）に内蔵されたA/Dコンバ
ータ（10）の精度が±2LSBであるとすると、半導体素子
（20）からの出力が01002（410）の場合の他、00102（2
10）、00112（310）、01012（510）及び01102（610）の
場合でもこの半導体素子（20）は正常であると判定する
必要がある。しかしながら、第３図に示した従来の試験
装置では、ストローブ信号SST入力時における半導体素
子（２）の各出力ピンからの予想レベルはハイあるいは
ローのいずれか一方しか設定することができなかった。
このため、第４図の半導体素子（20）のように複数の出
力ピン（20a）〜（20d）からの出力レベルの組み合わせ
により良品／不良品を判定する場合には、各出力ピン
（20a）〜（20d）に対する予想レベルの組み合わせから
なる期待値を変化させて試験を複数回行い、これら複数
回の試験の中で一つでも出力データが期待値に一致すれ
ば良品としていた。
ータ（10）の精度が±2LSBであるとすると、半導体素子
（20）からの出力が01002（410）の場合の他、00102（2
10）、00112（310）、01012（510）及び01102（610）の
場合でもこの半導体素子（20）は正常であると判定する
必要がある。しかしながら、第３図に示した従来の試験
装置では、ストローブ信号SST入力時における半導体素
子（２）の各出力ピンからの予想レベルはハイあるいは
ローのいずれか一方しか設定することができなかった。
このため、第４図の半導体素子（20）のように複数の出
力ピン（20a）〜（20d）からの出力レベルの組み合わせ
により良品／不良品を判定する場合には、各出力ピン
（20a）〜（20d）に対する予想レベルの組み合わせから
なる期待値を変化させて試験を複数回行い、これら複数
回の試験の中で一つでも出力データが期待値に一致すれ
ば良品としていた。
この場合の試験のフローチャートを第５図に示す。ま
ず、ステップS1で複数の期待値のうち最小の00102を初
期の期待値DATAとし、ステップS2でこの期待値DATAを試
験装置に設定して、ステップS3で試験を実行する。そし
て、ステップS4で試験の結果が不良かどうか判定し、不
良でない場合にはステップS5でフラグに１を立てた後、
ステップS6で試験回数のチェックを行う。尚、ステップ
S4における判定の結果、不良の場合にはそのままステッ
プS6に進む。ステップS6で５回目の試験でないと判定さ
れると、ステップS7で期待値DATAを１だけ加算、例えば
それまでの期待値DATAが00102であればこれを00112とし
てステップS2に戻り、再びステップS2〜６を繰り返す。
ず、ステップS1で複数の期待値のうち最小の00102を初
期の期待値DATAとし、ステップS2でこの期待値DATAを試
験装置に設定して、ステップS3で試験を実行する。そし
て、ステップS4で試験の結果が不良かどうか判定し、不
良でない場合にはステップS5でフラグに１を立てた後、
ステップS6で試験回数のチェックを行う。尚、ステップ
S4における判定の結果、不良の場合にはそのままステッ
プS6に進む。ステップS6で５回目の試験でないと判定さ
れると、ステップS7で期待値DATAを１だけ加算、例えば
それまでの期待値DATAが00102であればこれを00112とし
てステップS2に戻り、再びステップS2〜６を繰り返す。
このようにして５回の試験を終了すると、ステップS8
でフラグに１が立っているかどうかチェックする。そし
て、フラグに１が立っていればステップS9で半導体素子
（20）は良品であると判定し、１が立っていなければス
テップS10で半導体素子（20）は不良品であると判定す
る。
でフラグに１が立っているかどうかチェックする。そし
て、フラグに１が立っていればステップS9で半導体素子
（20）は良品であると判定し、１が立っていなければス
テップS10で半導体素子（20）は不良品であると判定す
る。
これにより、半導体素子（20）の出力が00102（210）
から01102（610）までのいずれかである場合に良品と判
定される。
から01102（610）までのいずれかである場合に良品と判
定される。
このように、従来の半導体試験装置では、半導体素子
の複数の出力ピンの各レベル組み合わせによって幅をも
った期待値が存在するような場合に、同様の試験を複数
回繰り返して行わなければならず、試験に長時間を要す
るという問題点があった。
の複数の出力ピンの各レベル組み合わせによって幅をも
った期待値が存在するような場合に、同様の試験を複数
回繰り返して行わなければならず、試験に長時間を要す
るという問題点があった。
この発明はこのような問題点を解消するためになされ
たもので、幅をもった期待値が存在する場合でも短時間
で半導体素子の試験を行うことができる半導体試験装置
を提供することを目的とする。
たもので、幅をもった期待値が存在する場合でも短時間
で半導体素子の試験を行うことができる半導体試験装置
を提供することを目的とする。
この発明に係る半導体試験装置は、複数の出力ピンを
有する半導体素子の特性を試験する装置であって、半導
体素子の各出力ピンに対応して設けられ且つそれぞれ対
応する出力ピンからの出力レベルを判定する複数のレベ
ル判定手段と、複数のレベル判定手段の出力を選択的に
組み合わせて組み合わせデータを作成する組み合わせデ
ータ作成手段と、組み合わせデータ作成手段で作成され
た組み合わせデータを保持する保持手段と、それぞれ設
定値を記憶する少なくとも二つの記憶手段と、各記憶手
段に対応して設けられ且つそれぞれ保持手段に保持され
た組み合わせデータを対応する記憶手段に記憶された設
定値と比較する少なくとも二つの比較手段と、各比較手
段における比較結果から半導体素子の特性を判定する判
定手段とを備えたものである。
有する半導体素子の特性を試験する装置であって、半導
体素子の各出力ピンに対応して設けられ且つそれぞれ対
応する出力ピンからの出力レベルを判定する複数のレベ
ル判定手段と、複数のレベル判定手段の出力を選択的に
組み合わせて組み合わせデータを作成する組み合わせデ
ータ作成手段と、組み合わせデータ作成手段で作成され
た組み合わせデータを保持する保持手段と、それぞれ設
定値を記憶する少なくとも二つの記憶手段と、各記憶手
段に対応して設けられ且つそれぞれ保持手段に保持され
た組み合わせデータを対応する記憶手段に記憶された設
定値と比較する少なくとも二つの比較手段と、各比較手
段における比較結果から半導体素子の特性を判定する判
定手段とを備えたものである。
この発明においては、組み合わせデータ作成手段が複
数のレベル判定手段により判定された半導体素子の出力
レベルを選択的に組み合わせて組み合わせデータを作成
し、各比較手段はこの組み合わせデータを１データとし
て対応する記憶手段に記憶された設定値との比較を行
う。
数のレベル判定手段により判定された半導体素子の出力
レベルを選択的に組み合わせて組み合わせデータを作成
し、各比較手段はこの組み合わせデータを１データとし
て対応する記憶手段に記憶された設定値との比較を行
う。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図はこの発明の一実施例に係る半導体試験装置の
要部を示すブロック図である。試験しようとする半導体
素子（22）の複数の出力ピン（22a）〜（22c）にそれぞ
れ対応する論理判定部（21a）〜（21c）が接続される。
各論理判定部（21a）〜（21c）は、半導体素子（22）の
対応する出力ピンに接続されたハイ出力用コンパレータ
（23a）及びロー出力用コンパレータ（23b）と、これら
コンパレータ（23a）及び（23b）にそれぞれ接続された
フリップフロップ（25a）及び（25b）と、フリップフロ
ップ（25a）及び（25b）に接続されたオア回路（26）
と、オア回路（26）に接続されたセレクタ（29）と、セ
レクタ（29）に接続された比較判定回路（27）とを有し
ている。
要部を示すブロック図である。試験しようとする半導体
素子（22）の複数の出力ピン（22a）〜（22c）にそれぞ
れ対応する論理判定部（21a）〜（21c）が接続される。
各論理判定部（21a）〜（21c）は、半導体素子（22）の
対応する出力ピンに接続されたハイ出力用コンパレータ
（23a）及びロー出力用コンパレータ（23b）と、これら
コンパレータ（23a）及び（23b）にそれぞれ接続された
フリップフロップ（25a）及び（25b）と、フリップフロ
ップ（25a）及び（25b）に接続されたオア回路（26）
と、オア回路（26）に接続されたセレクタ（29）と、セ
レクタ（29）に接続された比較判定回路（27）とを有し
ている。
各論理判定部（21a）〜（21c）のセレクタ（29）に組
み合わせデータ作成手段となるプログラマブルセレクタ
（30）が接続されており、プログラマブルセレクタ（3
0）にCPU（32）と保持手段となるラッチ回路（31）とが
接続されている。さらに、ラッチ回路（31）には比較部
（33）と遅延回路（34）が接続されている。比較部（3
3）は、CPU（32）にそれぞれ接続され且つ記憶手段とな
るラッチメモリ（35a）及び（35b）と、これらラッチメ
モリ（35a）及び（35b）にそれぞれ接続された比較回路
（36a）及び（36b）とを有している。尚、比較回路（36
a）及び（36b）はそれぞれマグニチュードコンパレータ
からなり、比較手段を形成する。
み合わせデータ作成手段となるプログラマブルセレクタ
（30）が接続されており、プログラマブルセレクタ（3
0）にCPU（32）と保持手段となるラッチ回路（31）とが
接続されている。さらに、ラッチ回路（31）には比較部
（33）と遅延回路（34）が接続されている。比較部（3
3）は、CPU（32）にそれぞれ接続され且つ記憶手段とな
るラッチメモリ（35a）及び（35b）と、これらラッチメ
モリ（35a）及び（35b）にそれぞれ接続された比較回路
（36a）及び（36b）とを有している。尚、比較回路（36
a）及び（36b）はそれぞれマグニチュードコンパレータ
からなり、比較手段を形成する。
比較部（33）の比較回路（36a）及び（36b）に判定手
段となる判定部（37）が接続されている。判定部（37）
は、比較回路（36a）及び（36b）に接続されたオア回路
（38）及びナンド回路（39）と、これらオア回路（38）
及びナンド回路（39）に接続されたオア回路（40）とを
有している。また、判定部（37）のオア回路（40）と各
論理判定部（21a）〜（21c）の比較判定回路（27）にオ
ア回路（28）が接続されている。
段となる判定部（37）が接続されている。判定部（37）
は、比較回路（36a）及び（36b）に接続されたオア回路
（38）及びナンド回路（39）と、これらオア回路（38）
及びナンド回路（39）に接続されたオア回路（40）とを
有している。また、判定部（37）のオア回路（40）と各
論理判定部（21a）〜（21c）の比較判定回路（27）にオ
ア回路（28）が接続されている。
また、各論理判定部（21a）〜（21c）内のコンパレー
タ（23a）、（23b）、フリップフロップ（25a）、（25
b）及びオア回路（26）によりレベル判定手段が形成さ
れている。
タ（23a）、（23b）、フリップフロップ（25a）、（25
b）及びオア回路（26）によりレベル判定手段が形成さ
れている。
尚、図示していないが、第１図に示す回路の他、この
半導体試験装置には試験プログラムに従って半導体素子
（22）に試験パターンを供給する供給回路が設けられて
いる。
半導体試験装置には試験プログラムに従って半導体素子
（22）に試験パターンを供給する供給回路が設けられて
いる。
次に、この実施例の動作について説明する。まず、図
示しない供給回路から半導体素子（22）に所定の試験パ
ターンを供給して半導体素子（22）を作動させる。半導
体素子（22）の各出力ピン（22a）〜（22c）からの出力
は、それぞれ対応する論理判定部（21a）〜（21c）のコ
ンパレータ（23a）及び（23b）に入力される。出力ピン
（22a）〜（22c）からの出力が、ハイ出力用コンパレー
タ（23a）に予め設定されている規定値VOHより高ければ
コンパレータ（23a）及び（23b）からの出力は共にハイ
レベルになり、一方ロー出力用コンパレータ（23b）に
予め設定されている規定値VOLより低ければコンパレー
タ（23a）及び（23b）からの出力は共にローレベルにな
る。これらコンパレータ（23a）及び（23b）からの出力
は、予め設定されたタイミングで発生されるストローブ
信号SSTによりそれぞれフリップフロップ（25a）及び
（25b）に保持され、オア回路（26）を経てセレクタ（2
9）に入力される。
示しない供給回路から半導体素子（22）に所定の試験パ
ターンを供給して半導体素子（22）を作動させる。半導
体素子（22）の各出力ピン（22a）〜（22c）からの出力
は、それぞれ対応する論理判定部（21a）〜（21c）のコ
ンパレータ（23a）及び（23b）に入力される。出力ピン
（22a）〜（22c）からの出力が、ハイ出力用コンパレー
タ（23a）に予め設定されている規定値VOHより高ければ
コンパレータ（23a）及び（23b）からの出力は共にハイ
レベルになり、一方ロー出力用コンパレータ（23b）に
予め設定されている規定値VOLより低ければコンパレー
タ（23a）及び（23b）からの出力は共にローレベルにな
る。これらコンパレータ（23a）及び（23b）からの出力
は、予め設定されたタイミングで発生されるストローブ
信号SSTによりそれぞれフリップフロップ（25a）及び
（25b）に保持され、オア回路（26）を経てセレクタ（2
9）に入力される。
尚、セレクタ（29）には、この半導体素子（22）の試
験が幅のない特定の期待値に対する通常の試験と第４図
に示した半導体素子（20）のA/Dコンバータ（10）の精
度チェックのように幅のある期待値に対する特殊な試験
とのいずれかを指定する制御命令であるインストラクシ
ョンデータが入力される。そして、通常の試験であるこ
とを示すインストラクションデータが入力されるとセレ
クタ（29）は自らの論理判定部内に配置された比較判定
回路（27）を選択してオア回路（26）に接続し、一方特
殊な試験であることを示すインストラクションデータが
入力されるとセレクタ（29）はプログラマブルセレクタ
（30）を選択してオア回路（26）に接続する。
験が幅のない特定の期待値に対する通常の試験と第４図
に示した半導体素子（20）のA/Dコンバータ（10）の精
度チェックのように幅のある期待値に対する特殊な試験
とのいずれかを指定する制御命令であるインストラクシ
ョンデータが入力される。そして、通常の試験であるこ
とを示すインストラクションデータが入力されるとセレ
クタ（29）は自らの論理判定部内に配置された比較判定
回路（27）を選択してオア回路（26）に接続し、一方特
殊な試験であることを示すインストラクションデータが
入力されるとセレクタ（29）はプログラマブルセレクタ
（30）を選択してオア回路（26）に接続する。
ここで、通常の試験の場合には、第３図に示した従来
の試験装置と同様の動作を行う。すなわち、各論理判定
部（21a）〜（21c）において、オア回路（26）と比較判
定回路（27）とが接続され、比較判定回路（27）は予め
内部に格納されている予想レベルとオア回路（26）の出
力レベルとを比較し、両者が一致していればローレベル
の、一致していなければハイレベルの信号を出力する。
そして、各論理判定部（21a）〜（21c）の比較判定回路
（27）から出力された信号はオア回路（28）により接続
され、これにより半導体素子（22）の出力ピン（22a）
〜（22c）からの出力レベルが全て予想レベルと一致し
た場合にオア回路（28）からローレベルの出力が得ら
れ、一つでも予想レベルと異なった場合にはハイレベル
の出力が得られる。
の試験装置と同様の動作を行う。すなわち、各論理判定
部（21a）〜（21c）において、オア回路（26）と比較判
定回路（27）とが接続され、比較判定回路（27）は予め
内部に格納されている予想レベルとオア回路（26）の出
力レベルとを比較し、両者が一致していればローレベル
の、一致していなければハイレベルの信号を出力する。
そして、各論理判定部（21a）〜（21c）の比較判定回路
（27）から出力された信号はオア回路（28）により接続
され、これにより半導体素子（22）の出力ピン（22a）
〜（22c）からの出力レベルが全て予想レベルと一致し
た場合にオア回路（28）からローレベルの出力が得ら
れ、一つでも予想レベルと異なった場合にはハイレベル
の出力が得られる。
一方、特殊な試験の場合には、各論理判定部（21a）
〜（21c）のセレクタ（29）によりプログラマブルセレ
クタ（30）が選択され、各オア回路（26）の出力はプロ
グラマブルセレクタ（30）に入力される。すなわち、プ
ログラマブルセレクタ（30）に半導体素子（22）の全て
の出力ピン（22a）〜（22c）からのデータが入力され
る。このプログラマブルセレクタ（30）は、半導体素子
（22）の出力ピン（22a）〜（22c）からのデータのうち
CPU（32）から入力される組み合わせ指令により指定さ
れるものを選択し、さらにそれらを組み合わせて組み合
わせデータを作成する。
〜（21c）のセレクタ（29）によりプログラマブルセレ
クタ（30）が選択され、各オア回路（26）の出力はプロ
グラマブルセレクタ（30）に入力される。すなわち、プ
ログラマブルセレクタ（30）に半導体素子（22）の全て
の出力ピン（22a）〜（22c）からのデータが入力され
る。このプログラマブルセレクタ（30）は、半導体素子
（22）の出力ピン（22a）〜（22c）からのデータのうち
CPU（32）から入力される組み合わせ指令により指定さ
れるものを選択し、さらにそれらを組み合わせて組み合
わせデータを作成する。
プログラマブルセレクタ（30）で作成された組み合わ
せデータは、遅延回路（34）により所定時間だけ遅れて
入力されるインストラクションデータをトリガとしてラ
ッチ回路（31）に保持された後、比較部（33）内の二つ
の比較回路（36a）及び（36b）の各Ａデータ入力端子に
入力される。
せデータは、遅延回路（34）により所定時間だけ遅れて
入力されるインストラクションデータをトリガとしてラ
ッチ回路（31）に保持された後、比較部（33）内の二つ
の比較回路（36a）及び（36b）の各Ａデータ入力端子に
入力される。
また、CPU（32）から判定の上限値を示す第１の設定
値及び下限値を示す第２の設定値が出力され、それぞれ
比較部（33）内のラッチメモリ（35a）及び（35b）に予
め記憶されている。そして、比較回路（36a）のＢデー
タ入力端子には第１の設定値が、比較回路（36b）のＢ
データ入力端子には第２の設定値がそれぞれ遅延回路
（34）により所定時間だけ遅れて入力されるインストラ
クションデータをトリガとして入力される。
値及び下限値を示す第２の設定値が出力され、それぞれ
比較部（33）内のラッチメモリ（35a）及び（35b）に予
め記憶されている。そして、比較回路（36a）のＢデー
タ入力端子には第１の設定値が、比較回路（36b）のＢ
データ入力端子には第２の設定値がそれぞれ遅延回路
（34）により所定時間だけ遅れて入力されるインストラ
クションデータをトリガとして入力される。
比較回路（36a）は、Ａデータ入力値VAとＢデータ入
力値VBとを比較し、VA＞VBのときには出力信号Sa及びSb
をそれぞれハイレベル及びローレベルとし、VA≦VBのと
きには出力信号Sa及びSbをそれぞれローレベル及びハイ
レベルとする。他方の比較回路（36b）は、Ａデータ入
力値VAとＢデータ入力値VBとを比較し、VA≧VBのときに
は出力信号Sc及びSdをそれぞれハイレベル及びローレベ
ルとし、VA＜VBのときには出力信号Sc及びSdをそれぞれ
ローレベル及びハイレベルとする。
力値VBとを比較し、VA＞VBのときには出力信号Sa及びSb
をそれぞれハイレベル及びローレベルとし、VA≦VBのと
きには出力信号Sa及びSbをそれぞれローレベル及びハイ
レベルとする。他方の比較回路（36b）は、Ａデータ入
力値VAとＢデータ入力値VBとを比較し、VA≧VBのときに
は出力信号Sc及びSdをそれぞれハイレベル及びローレベ
ルとし、VA＜VBのときには出力信号Sc及びSdをそれぞれ
ローレベル及びハイレベルとする。
従って、ラッチ回路（31）に保持された組み合わせデ
ータが第１の設定値より大きいかあるいは第２の設定値
より小さい場合には、ハイレベルの信号SaあるいはSdが
判定部（37）のオア回路（38）に入力し、これにより半
導体素子（22）は不良であると判定されて、オア回路
（40）及び（28）を介してハイレベルの出力が得られ
る。一方、ラッチ回路（31）に保持された組み合わせデ
ータが第２の設定値以上で且つ第１の設定値以下の場合
には、ハイレベルの信号Sb及びScが判定部（37）のナン
ド回路（39）に入力すると共にローレベルの信号Sa及び
Sdがオア回路（38）に入力し、これにより半導体素子
（22）は良品であると判定されて、オア回路（40）及び
（28）を介してローレベルの出力が得られる。
ータが第１の設定値より大きいかあるいは第２の設定値
より小さい場合には、ハイレベルの信号SaあるいはSdが
判定部（37）のオア回路（38）に入力し、これにより半
導体素子（22）は不良であると判定されて、オア回路
（40）及び（28）を介してハイレベルの出力が得られ
る。一方、ラッチ回路（31）に保持された組み合わせデ
ータが第２の設定値以上で且つ第１の設定値以下の場合
には、ハイレベルの信号Sb及びScが判定部（37）のナン
ド回路（39）に入力すると共にローレベルの信号Sa及び
Sdがオア回路（38）に入力し、これにより半導体素子
（22）は良品であると判定されて、オア回路（40）及び
（28）を介してローレベルの出力が得られる。
すなわち、幅のある期待値が存在するような特殊な判
定が、１回の試験で且つリアルタイムで行うことができ
る。
定が、１回の試験で且つリアルタイムで行うことができ
る。
ここで、半導体素子（22）の出力期待値が0100
2（410）で規格値が±2LSBの場合について具体的に説明
する。ラッチメモリ（35a）及び（35b）には第１及び第
２の設定値としてそれぞれ良品判定の上限値0110
2（610）及び下限値00102（210）を記憶させる。このと
き、ラッチ回路（31）に保持される組み合わせデータ、
すなわち比較回路（36a）及び（36b）のＡデータ入力値
VAと各出力信号Sa〜Sdは第２図に示すような関係とな
る。
2（410）で規格値が±2LSBの場合について具体的に説明
する。ラッチメモリ（35a）及び（35b）には第１及び第
２の設定値としてそれぞれ良品判定の上限値0110
2（610）及び下限値00102（210）を記憶させる。このと
き、ラッチ回路（31）に保持される組み合わせデータ、
すなわち比較回路（36a）及び（36b）のＡデータ入力値
VAと各出力信号Sa〜Sdは第２図に示すような関係とな
る。
この第２図において、ラッチ回路（31）に保持される
組み合わせデータすなわちＡデータ入力値が0010
2（210）〜01102（610）の場合には、出力信号Sa及びSd
はローレベル、出力信号Sb及びScはハイレベルとなるの
で、オア回路（38）及びナンド回路（39）の出力は双方
ともローレベルとなり、オア回路（28）から良品を示す
ローレベルの出力が得られる。これに対して、Ａデータ
入力値が00102（210）より小さいかあるいは0110
2（610）より大きい場合には、出力信号SaあるいはSdが
ハイレベルとなるので、オア回路（38）の出力がハイレ
ベルとなり、オア回路（28）から不良品を示すハイレベ
ルの出力が得られる。
組み合わせデータすなわちＡデータ入力値が0010
2（210）〜01102（610）の場合には、出力信号Sa及びSd
はローレベル、出力信号Sb及びScはハイレベルとなるの
で、オア回路（38）及びナンド回路（39）の出力は双方
ともローレベルとなり、オア回路（28）から良品を示す
ローレベルの出力が得られる。これに対して、Ａデータ
入力値が00102（210）より小さいかあるいは0110
2（610）より大きい場合には、出力信号SaあるいはSdが
ハイレベルとなるので、オア回路（38）の出力がハイレ
ベルとなり、オア回路（28）から不良品を示すハイレベ
ルの出力が得られる。
尚、上記実施例では、第１及び第２の設定値をCPU（3
2）から出力してラッチメモリ（35a）及び（35b）に記
憶させたが、これに限るものではなく、カウンタを設け
てその計数値を比較回路（36a）及び（36b）のＢデータ
入力値とすることもできる。
2）から出力してラッチメモリ（35a）及び（35b）に記
憶させたが、これに限るものではなく、カウンタを設け
てその計数値を比較回路（36a）及び（36b）のＢデータ
入力値とすることもできる。
また、比較回路（36a）及び（36b）にマグニチュード
コンパレータを用いずに、これらをディスクリートで組
むことも可能である。
コンパレータを用いずに、これらをディスクリートで組
むことも可能である。
さらに、上記実施例では、二つの比較回路（36a）及
び（36b）を設けて上限及び下限の判定を行ったが、三
つ以上の比較回路を設けてもよい。このようにすれば、
良品／不良品の判定が多段階で行うことができる。例え
ば、１回の試験で規格値±2LSBの判定と同時に±4LSBの
判定を行うことができる。また、多数の比較回路を設け
ることにより、複数の半導体素子の試験を同時に行うこ
ともできる。
び（36b）を設けて上限及び下限の判定を行ったが、三
つ以上の比較回路を設けてもよい。このようにすれば、
良品／不良品の判定が多段階で行うことができる。例え
ば、１回の試験で規格値±2LSBの判定と同時に±4LSBの
判定を行うことができる。また、多数の比較回路を設け
ることにより、複数の半導体素子の試験を同時に行うこ
ともできる。
上記実施例では、通常の試験か否かの指定にインスト
ラクションデータを使用したが、この他CPU（32）から
の入力等も考えられる。
ラクションデータを使用したが、この他CPU（32）から
の入力等も考えられる。
また、第１図に示した回路は、図示しない試験パター
ンの供給回路や試験プログラムの格納メモリ等とは別
に、半導体素子とのインターフェースボード（パフォー
マンスボード）上に組み込むこともできる。
ンの供給回路や試験プログラムの格納メモリ等とは別
に、半導体素子とのインターフェースボード（パフォー
マンスボード）上に組み込むこともできる。
以上説明したように、この発明に係る半導体試験装置
は、半導体素子の各出力ピンに対応して設けられ且つそ
れぞれ対応する出力ピンからの出力レベルを判定する複
数のレベル判定手段と、複数のレベル判定手段の出力を
選択的に組み合わせて組み合わせデータを作成する組み
合わせデータ作成手段と、組み合わせデータ作成手段で
作成された組み合わせデータを保持する保持手段と、そ
れぞれ設定値を記憶する少なくとも二つの記憶手段と、
各記憶手段に対応して設けられ且つそれぞれ保持手段に
保持された組み合わせデータを対応する記憶手段に記憶
された設定値と比較する少なくとも二つの比較手段と、
各比較手段における比較結果から半導体素子の特性を判
定する判定手段とを備えているので、幅をもった期待値
が存在する場合でも短時間で半導体素子の試験を行うこ
とが可能となる。
は、半導体素子の各出力ピンに対応して設けられ且つそ
れぞれ対応する出力ピンからの出力レベルを判定する複
数のレベル判定手段と、複数のレベル判定手段の出力を
選択的に組み合わせて組み合わせデータを作成する組み
合わせデータ作成手段と、組み合わせデータ作成手段で
作成された組み合わせデータを保持する保持手段と、そ
れぞれ設定値を記憶する少なくとも二つの記憶手段と、
各記憶手段に対応して設けられ且つそれぞれ保持手段に
保持された組み合わせデータを対応する記憶手段に記憶
された設定値と比較する少なくとも二つの比較手段と、
各比較手段における比較結果から半導体素子の特性を判
定する判定手段とを備えているので、幅をもった期待値
が存在する場合でも短時間で半導体素子の試験を行うこ
とが可能となる。
第１図はこの発明の一実施例に係る半導体試験装置の要
部を示すブロック図、第２図は実施例の動作を示す信号
波形図、第３図は従来の半導体試験装置の要部を示すブ
ロック図、第４図は半導体素子の一例を示すブロック
図、第５図は従来の半導体試験装置による試験方法を示
すフローチャート図である。 図において、（22）は半導体素子、（22a）〜（22c）は
出力ピン、（23a）及び（23b）はコンパレータ、（25
a）及び（25b）はフリップフロップ、（26）、（38）及
び（40）はオア回路、（30）はプログラマブルセレク
タ、（31）はラッチ回路、（35a）及び（35b）はラッチ
メモリ、（36a）及び（36b）は比較回路、（39）はナン
ド回路である。 なお、各図中同一符号は同一または相当部分を示す。
部を示すブロック図、第２図は実施例の動作を示す信号
波形図、第３図は従来の半導体試験装置の要部を示すブ
ロック図、第４図は半導体素子の一例を示すブロック
図、第５図は従来の半導体試験装置による試験方法を示
すフローチャート図である。 図において、（22）は半導体素子、（22a）〜（22c）は
出力ピン、（23a）及び（23b）はコンパレータ、（25
a）及び（25b）はフリップフロップ、（26）、（38）及
び（40）はオア回路、（30）はプログラマブルセレク
タ、（31）はラッチ回路、（35a）及び（35b）はラッチ
メモリ、（36a）及び（36b）は比較回路、（39）はナン
ド回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】複数の出力ピンを有する半導体素子の特性
を試験する装置であって、 前記半導体素子の各出力ピンに対応して設けられ且つそ
れぞれ対応する出力ピンからの出力レベルを判定する複
数のレベル判定手段と、 前記複数のレベル判定手段の出力を選択的に組み合わせ
て組み合わせデータを作成する組み合わせデータ作成手
段と、 前記組み合わせデータ作成手段で作成された組み合わせ
データを保持する保持手段と、 それぞれ設定値を記憶する少なくとも二つの記憶手段
と、 各記憶手段に対応して設けられ且つそれぞれ前記保持手
段に保持された組み合わせデータを対応する記憶手段に
記憶された設定値と比較する少なくとも二つの比較手段
と、 各比較手段における比較結果から前記半導体素子の特性
を判定する判定手段と を備えたことを特徴とする半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228016A JP2608168B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体試験装置 |
| US07/644,634 US5172047A (en) | 1990-08-31 | 1991-01-23 | Semiconductor test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228016A JP2608168B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04110679A JPH04110679A (ja) | 1992-04-13 |
| JP2608168B2 true JP2608168B2 (ja) | 1997-05-07 |
Family
ID=16869870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228016A Expired - Fee Related JP2608168B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5172047A (ja) |
| JP (1) | JP2608168B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723687B2 (ja) * | 1991-04-08 | 1998-03-09 | シャープ株式会社 | 表示装置用駆動回路の試験装置 |
| JP3591657B2 (ja) * | 1993-10-13 | 2004-11-24 | 株式会社アドバンテスト | 半導体ｉｃ試験装置 |
| CN109325059A (zh) * | 2018-12-03 | 2019-02-12 | 枘熠集成电路（上海）有限公司 | 一种数据比较方法及装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4102491A (en) * | 1975-12-23 | 1978-07-25 | Instrumentation Engineering, Inc. | Variable function digital word generating, receiving and monitoring device |
| US4168527A (en) * | 1978-02-17 | 1979-09-18 | Winkler Dean A | Analog and digital circuit tester |
| US4236246A (en) * | 1978-11-03 | 1980-11-25 | Genrad, Inc. | Method of and apparatus for testing electronic circuit assemblies and the like |
| JPS5684570A (en) * | 1979-12-12 | 1981-07-09 | Advantest Corp | Testing device for ic |
| DE3127324A1 (de) * | 1981-07-10 | 1983-01-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur erhoehung der ansprechempfindlichkeit und der stoersicherheit in einer gefahren-, insbesondere brandmeldeanlage |
| US4540974A (en) * | 1981-10-30 | 1985-09-10 | Rca Corporation | Adaptive analog-to-digital converter |
| US4656632A (en) * | 1983-11-25 | 1987-04-07 | Giordano Associates, Inc. | System for automatic testing of circuits and systems |
| DE3687222T2 (de) * | 1985-09-05 | 1993-07-01 | Omron Tateisi Electronics Co | Schaltung fuer einen messwertumformer. |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| US4908576A (en) * | 1987-09-08 | 1990-03-13 | Jackson Daniel K | System for printed circuit board testing |
| JP2604606B2 (ja) * | 1987-11-24 | 1997-04-30 | 株式会社アドバンテスト | 回路試験装置 |
-
1990
- 1990-08-31 JP JP2228016A patent/JP2608168B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-23 US US07/644,634 patent/US5172047A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04110679A (ja) | 1992-04-13 |
| US5172047A (en) | 1992-12-15 |
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