JP2516389B2 - Ｌｓｉテスタのアドレス発生装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、LSIテスタのアドレス発生装置に関し、
詳しくは、極めて集積度が高く、X,Yアドレスにまたが
るスクランブルが必要なLSIや、入力ピン数が少なく、
シリアルアドレス入力を必要とするLSIに対応できるア
ドレス発生が可能なLSIテスタのアドレス発生装置に関
する。

［従来の技術］ 集積度が高い大容量のメモリLSIでは、内部がマット
と呼ばれるようないくつかの記憶領域に分かれ、また、
欠陥ビット等の対策もなされているので、これに対応す
るチップ内のデコーダ構成の関係から、LSIテスタのパ
ターン発生器で発生されたX,Yアドレスを検査対象のLSI
のアドレス端子にそのまま与えても、チップ内のメモリ
セルの実際の物理的位置が、X,Yの値で示される位置と
必ずしも一致しないことがある。

LSIテスタは、例えば、チェッカーボードテストのよ
うに、実際の各メモリセルの配置に対応して市松模様の
ような試験を行う。また、記憶保持時間の試験やディス
ターブ試験などを行う。そこで、パターン発生器から発
生したアドレスを実際の物理的位置に対応するアドレス
に変換する機能を持ったアドレススクランブラ（物理ア
ドレス変換装置）が従来から設けられている。

［発明が解決しようとする課題］ しかし、LSIの集積度が非常に高くなるのに伴って、
X,Yのアドレスをそれぞれ独立して変換する従来のアド
レススクランブラでは、目的が達成されないようなLSI
も現れるようになってきた。

すなわち、従来のアドレススクランブラは、例えばア
ドレスＸがある値以上になると、実際には該Ｘ値と特定
の対応関係にある別のＸアドレス値を出力するなどとい
う比較的簡単な処理をすれば済んだのに対して、例え
ば、隣接配線間の影響や配線距離の影響等を避けるなど
のために、所定のＸアドレスに対応してＹアドレスを変
更するような、Ｘ値に対するＹ値の影響をも考慮しなけ
ればならない場合が生じてきた。

また、一方では、かなり複雑な機能を有しながら、ピ
ン数削減に対する必要性から高速性を犠牲にしたLSIが
ある。このようなLSIでは、LSI端子のうちにの少数のピ
ンに対してはアドレスをシリアルに出力しなければなら
ない。

このような事態に対して、従来のLSIテスタのパター
ン発生器では、X,Yアドレスに対し、それぞれ独立した
専用のX,Yアドレススクランブラを備えるだけであり、
また、シリアルアドレスを発生することもできなかった
ので、対処しきれない。そこで、従来の回路でシリアル
アドレスを発生させるようにするには、独立にそれ専用
の回路を設けなければならず、ピン対応に設けるとなる
と、回路規模が大きくならざるを得ない。

この発明は、このような従来のLSIテスタの問題点を
解決し、Ｙアドレス側の値の影響を考慮したＸアドレス
のスクランブル設定が可能であり、あるいは前記とX,Y
が逆の場合のスクランブルも可能であり、さらにシリア
ルアドレスをも出力することも可能なアドレス発生の自
由度が高いLSIテスタのアドレス発生装置を提供するこ
とを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のアドレス
発生装置の特徴は、所定のクロックをカウントするカウ
ンタと、X,Yアドレスパターン信号がパラレルに入力さ
れ前記アドレスパターンを構成するビットのうちのいず
れか１ビットを前記カウンタのカウント値に応じて選択
して出力端子に出力する選択回路と、最小値、最大値、
外部から供給されるクロック１クロック当り計数値、お
よび当初計数値が設定され、パターン発生器からの実時
間で発生する制御信号を受けて、入力されたX,Yアドレ
スパターンの１ビットを出力端子に出力するときにはカ
ウンタのカウント値が当初計数値またはこれに応じた所
定値になるようにカウンタを制御し、X,Yアドレスパタ
ーンのビットをシリアルに出力端子に出力するときには
計数値に応じてカウンタがカウントするクロックを外部
からのクロックに応じて順次発生してカウンタのカウン
ト値を更新して最小値と最大値との間で循環するように
カウント値を制御する制御回路とを備えるものである。

［作用］ このようにカウンタのカウント値に応じてパラレスな
入力信号の１ビットを選択する選択回路を設けておき、
その入力側にはX,Yアドレスパターン信号を入力してい
ずれかのビットを選択できるようにするとともに、シリ
アルに出力するときには、前記カウント値を順次更新し
ながら出力するようにしているので、非常に大容量のメ
モリに対するアドレススクランブラとして用いる場合
は、選択回路にＸアドレス用のピンにＹアドレスパター
ンの中の１ビットを選択させるか、又はそれとX,Yを逆
に選択させるかは、単にそのビットを選択するカウント
値をカウンタに与えればよく、その条件をあらかじめ制
御回路に設定するだけで済む。

特に、従来のＸアドレスあるいはＹアドレスだけ独立
に行うアドレススクランブラからのX,Yアドレスパター
ンの信号を選択回路に与えるようにすれば、前記のよう
なスクランブルの必要がない場合に、選択回路には既に
通常のアドレススクランブラ経由でアドレスパターンが
入力されているのであるから、その選択回路に接続され
た特定ピン向けビットを常に選択するような所定のカウ
ント値を設定したままにしておけばよい。

また、シリアルアドレスを必要とする場合は、タイミ
ングジェネレータ等から供給される外部クロックに応じ
て制御回路で生成したカウンタを順次カウントアップあ
るいは順次カウントダウンするクロックにより所定数ず
つカウントアップしたり、カウントダウンして、その結
果得られるカウンタの数値をカウンタの出力おしてそれ
を選択回路に加え、アドレスパターンの中から順次特定
のビットを選択してその出力端子から接続されているLS
Iのピンへと出力すればよい。

なお、前記のカウンタの数値は、１ずつカウントアッ
プしたり、カウントダウンする場合に限らず、所定数ず
つ加えたり、減算するクロックを入力することになるの
で、ここでは、カウントアップやカウントダウンではな
く、数値がシフトする意味からカウンタに加えるクロッ
クを、シフトクロックとして以下説明する。これは、テ
スタの基本クロックとして制御回路に入力される外部ク
ロックと区分けするためでもある。

また、シフトクロックをプログラムカウンタのクロッ
ク端子とイネーブル端子とに同時に加えることによりそ
のときのカウント値を出力することができる。これをこ
こではイネーブルしたシフトクロックと呼ぶことにす
る。

［実施例］ 第１図は、この発明のLSIテスタのアドレス発生装置
を適用した一実施例のブロック図である。

図中、１は選択回路（デコーダ＋マルチプレクサ）、
２はプログラマブルカウンタ、３は制御回路、４はＸア
ドレスバス、５はＹアドレスバス、６はCPUバス、７
は、タイミングジェネレータ（図示せず）等から制御回
路６に供給される外部クロック、８は、パターン発生器
（図示せず）からの実時間制御信号である。

このような回路からなるアドレス発生装置は、X,Yの
各ピンそれぞれに対して設置されている。Ｘアドレスバ
ス４とＹアドレスバス５から、パターン発生器が発生し
たアドレスパターンが、この例では、それぞれ通常のX,
Yアドレススクランブラ経由で並列入力される。CPUバス
６からは、テスタのCPU（図示せず）の制御情報命令等
が並列入力される。テスタのCPUは、比較的低い周波数
で作動するので、プログラマブルカウンタの初期設定等
は行うが、この発明アドレス発生装置の実時間制御等比
較的高速な動作を必要とすることはパターン発生器から
の制御信号で行う。

まず、X,Yにまたがるアドレススクランブラ動作につ
いて説明する。

第２図に示すように選択回路１には、X,Yアドレス信
号としてそれぞれ４ビットのアドレスパターン信号が入
力されているものとする。８ビットの入力から１ビット
を選択するには３ビットの制御信号が必要であるから、 Ｘアドレス信号の４ビットを（X0,X1,X2,X3） Ｙアドレス信号の４ビットを（Y0,Y1,Y2,Y3） とし、選択回路１に入力される信号は、上からX0,X1,X
2,X3,Y0,Y1,Y2,Y3の順であるとし、例えば、３ビットの
カウント値のそれぞれを上からの入力位置順に小さいカ
ウント値から順次割当て選択するようにすると、プログ
ラマブルカウンタ２は次のような出力をすればよい。

X0の出力を選択するときには、カウンタのカウント
値、すなわち選択ビットは、（000）になる。X1を選択
するときには、選択ビットは（001）,X2のときには（01
0）,X3のときには（011）,Y0のときには（100）,Y1のと
きには（101）,Y2のときには（110）,Y3のときには（11
1）になる。

このような条件を前提として制御回路３の動作を以下
説明する。

第２図、第３図は、制御回路３を中心とした詳細図で
ある。

まず、第２図から説明すると、当初、CPUから第２図
中に示す制御回路３内部のレジスタ3aに前記の選択ビッ
トの１つに対応するデータがセットされる。そして、パ
ターン発生器からの制御信号８に応じてプログラマブル
カウンタ２へロード信号を出すことによりレジスタ3aに
セットされているデータが前記選択ビットとしてプログ
ラマブルカウンタ２にセットされ、それが選択回路へと
送出される。

このような回路をLSIのＸアドレス信号（X0,X1,X2,X
3）とＹアドレス信号（Y0,Y1,Y2,Y3）に対応させて８回
路（ＸビットとＹビットの総数）をアドレスの各ピンそ
れぞれに対して設けることによりいずれか１つのビット
を自由に選択でくるので、X,Yにまたがるアドレススク
ランブルが可能になる。

プログラマブルカウンタ２の動作は、制御回路３から
ロード信号が入力されると、入力データを記憶し、その
まま出力させる。したがって、選択する場所を固定する
ことができる。また、ロード信号が出力されない時に、
カウンタの入力側の値である、第２図に示す入力Ａ〜Ｃ
を変化させても、Qa〜Qcの出力はそのまま保持される。
Qa〜Qcの出力は、ロード信号のほかイネーブル信号を受
けたときに出力される。

プログラマブルカウンタ２をカウントアップさせるシ
フトクロックを受けてカウント値がアップし、同時にイ
ネーブル信号を受けたときにそのカウント値がQa〜Qcと
して出力される。すなわち、前記したように制御回路３
からイネーブルしたシフトクロック（シフトクロック＋
イネーブル信号）を受けれシフトクロックを受ける都度
カウンタ出力が発生する。

そこで、Ｘアドレス信号（X0,X1,X2,X3）,Yアドレス
信号（Y0,Y1,Y2,Y3）のうちあらかじめ必要なと特定の
入力位置のビットに対応するデータをCPUからレジスタ3
aにセットしておけば、パターン発生器からの制御信号
に応じて制御回路３がロード信号を所定のタイミングで
発生することでその桁位置のビットを選択して選択回路
１から出力することができる。しかも、データ値をカウ
ンタにセットした後にシフトクロックを所定数発生すれ
ば、その数に応じたデータで指定される入力位置のビッ
トを選択することができる。

なお、テストプログラムは予め作成されているから、
どこのテストにX,Yにまたがるアドレススクランブルが
必要かも判り、テスタのCPUから必要な時に前記レジス
タ3aに所要のデータをセットするようにすることは容易
である。また、その近傍でさらにX,Yにまたがるアドレ
ススクランブルの必要があれば、制御回路３からプログ
ラマブルカウンタ２へシフトクロックを入力させてこれ
をカウンタにカウントさせることでカウンタ出力を変化
させて選択回路に所望の選択を行わせることができる。
この場合、CPUからあらかじめ設定してある条件、すな
わち、外部から供給されるクロック７の１クロック当り
計数値として設定された値に応じてシフトクロック発生
してプログラマブルカウンタ２に計数させることによ
り、カウンタ出力を変化させて選択回路１に所望の選択
を行わせる。

シリアルアドレスを出力させる時には、プログラマブ
ルカウンタ２のクロック端子に、制御回路３が生成した
シフトクロックパルスを順次入力させることにより、あ
らかじめCPUから設定されている所定の条件でカウンタ
を計数させる。そして、ロード信号を発生しないときに
は、制御回路３からのイネーブル信号あるいはイネーブ
ルしたシフトクロックをプログラマブルカウンタ２が受
けたときにそのときのカウント値が出力される。

そこで、制御回路３からのシフトクロックと同時にイ
ネーブル信号を発生して順次カウンタの出力を変化させ
て、選択回路の選択ビットを変化させ、同一ピンへ順次
所望の如くシリアルアドレスを送出させることができ
る。

例えば、X0,X1,X2,X3,Y0,Y1,Y2,Y3の順で順次出力す
るときなどには、プログラマブルカウンタ２に（000）
を初期値としてロードして次にプログラマブルカウンタ
２にシフトクロック＋イネーブル信号を順次出力すれば
よい。

しかし、テスタでは、このように単純にシリアルにビ
ットを送出することは多くない。そこで、上記所定の設
定条件として、テスタのCPUにより最小値、最大値、１
クロック当り計数値、及び当初計数値をこれらが必要と
される手前で初期設定することにより定められる。

ところで、制御回路３には、第３図に示すように比較
回路3bが設けられている。比較回路3bは、制御回路３の
内部に記憶された最大値とプログラマブルカウンタ２の
計数値とを比較する。プログラマブルカウンタ２の計数
値を受けてこれが所定の最大値に達すると出力パルスを
発生する。このパルスが図示するように制御回路３が発
生するロード信号とワイヤドORされていて、プログラマ
ブルカウンタ２のロード端子へこれが出力される。そこ
で、プログラマブルカウンタ２には、制御回路３のレジ
スタにあらかじめ設定されていた所定の最小値が送出さ
れ、これがロードされることによりその計数値は最小値
に戻る。また、これがロードされることで選択回路１に
出力される。その後、シフトクロックとイネーブル信号
とが制御信号からプログラマブルカウンタ２に加えられ
る。

第４図は、プログラマブルカウンタ２にCPUにより設
定された最小値を001、最大値を110としたときに、第１
図の回路から出力されるシリアルアドレスの例を示す。
なお、シフトクロック信号よりロード信号が優先され、
初期データをセットし直すことができる。上記の例では
１外部クロック７当りの計数値は１になっている。ま
た、この例では、シフトクロック＋イネーブル信号によ
りカウント値がプログラマブルカウンタ２からそのまま
出力され、初期設定データと最小値は同一になってい
る。

［発明の効果］ 以上説明したように、この発明によれば、カウンタの
カウント値に応じてパラレスな入力信号の１ビットを選
択する選択回路を設けておき、その入力側にはX,Yアド
レスパターン信号を入力していずれかのビットを選択で
きるようにするとともに、シリアルに出力するときに
は、前記カウント値を順次更新しながら出力するように
しているので、非常に大容量のメモリに対するアドレス
スクランブルとして用いる場合は、選択回路にＸアドレ
ス用のピンにＹアドレスパターンの中の１ビットを選択
させるか、又はそれとX,Yを逆に選択させるかは、単に
そのビットを選択するカウント値をカウンタに与えれば
よく、その条件をあらかじめ制御回路に設定するだけで
済む。

そこで、従来のテスタでは、比較的簡単な回路を付加
するだけで、X,Yアドレスにまたがるアドレススクラン
ブルが可能で、かつシリアルアドレスの発生も可能な、
LSIテスタのアドレス発生装置が得られる。

【図面の簡単な説明】

第１図は、この発明のLSIテスタのアドレス発生装置を
適用した一実施例のブロック図、第２図は、この発明に
かかる選択回路とプログラマブルカウンタの関係の説明
図、第３図は、プログラマブルカウンタの計数値を最大
値から最小値へ戻す手段の説明図、第４図は、シリアル
アドレス出力例図である。 １…選択回路（デコーダマルチプレクサ）、２…プログ
ラマブルカウンタ、３…制御回路、3a…レジスタ、3b…
比較回路、４…Ｘアドレスバス、５…Ｙアドレスバス、
６…CPUバス、７…クロック入力、８…パターン発生器
からの実時間制御信号入力。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】所定のクロックをカウントするカウンタ
   と、X,Yアドレスパターン信号がパラレルに入力され前
   記アドレスパターンを構成するビットのうちのいずれか
   １ビットを前記カウンタのカウント値に応じて選択して
   出力端子に出力する選択回路と、最小値、最大値、外部
   から供給されるクロック１クロック当り計数値、および
   当初計数値が設定され、パターン発生器からの実時間で
   発生する制御信号を受けて、入力された前記X,Yアドレ
   スパターンの１ビットを前記出力端子に出力するときに
   は前記カウンタのカウント値が前記当初計数値またはこ
   れに応じた所定値になるように前記カウンタを制御し、
   前記X,Yアドレスパターンのビットをシリアルに前記出
   力端子に出力するときには前記計数値に応じて前記カウ
   ンタがカウントするクロックを外部からのクロックに応
   じて順次発生して前記カウンタのカウント値を更新して
   前記最小値と最大値との間で循環するように前記カウン
   ト値を制御する制御回路とを備えるLSIテスタのアドレ
   ス発生装置。
2. 【請求項２】カウンタは、プログラマブルカウンタであ
   って、次に数値が設定されるまで設定された数値を保持
   して出力することを特徴とする特許請求の範囲第１項記
   載のLSIテスタのアドレス発生装置。