JPH01193674A - Ｌｓｉテスタのアドレス発生装置 - Google Patents
Ｌｓｉテスタのアドレス発生装置Info
- Publication number
- JPH01193674A JPH01193674A JP63016862A JP1686288A JPH01193674A JP H01193674 A JPH01193674 A JP H01193674A JP 63016862 A JP63016862 A JP 63016862A JP 1686288 A JP1686288 A JP 1686288A JP H01193674 A JPH01193674 A JP H01193674A
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- Japan
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- counter
- selection circuit
- programmable counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は極めて集積度が高く、Ｘ、Ｙアドレスにまたが
るスクランブルが必要なＬＳＩや、入力ビン数が少なく
シリアルアドレス入力を必要とするＬＳＩに対応できる
ＬＳＩテスタのアドレス発生機構に関する。
るスクランブルが必要なＬＳＩや、入力ビン数が少なく
シリアルアドレス入力を必要とするＬＳＩに対応できる
ＬＳＩテスタのアドレス発生機構に関する。
［従来の技術］
集積度の高い大容量メモリＬＳＩでは、チップ内のデコ
ーダ構成の関係で外部アドレス端子からＬＳＩテスタの
パターン発生器で発生されたＸ。
ーダ構成の関係で外部アドレス端子からＬＳＩテスタの
パターン発生器で発生されたＸ。
Ｙアドレスを与えても、チップ内のメモリセルの実際の
物理的位置が、Ｘ、Ｙの値で示される位置と必ずしも一
致しないことがある。ＬＳＩテスタは、実際の各メモリ
セルの配置に対応して試験を行う必要があるから、記憶
保持時間の試験やデイスターブ試験などを行うために、
パターン発生器から発生したアドレスを実際の物理的位
置に対応するアドレスに変換する機能を持ったアドレス
スクランブラを、従来から備えていた。
物理的位置が、Ｘ、Ｙの値で示される位置と必ずしも一
致しないことがある。ＬＳＩテスタは、実際の各メモリ
セルの配置に対応して試験を行う必要があるから、記憶
保持時間の試験やデイスターブ試験などを行うために、
パターン発生器から発生したアドレスを実際の物理的位
置に対応するアドレスに変換する機能を持ったアドレス
スクランブラを、従来から備えていた。
しかし、ＬＳＩの集積度が非常に高くなるのに伴って、
Ｘ、Ｙのアドレスをそれぞれ独立して変換する従来方式
のアドレススクランブラでは、目的が達成されないよう
なＬＳＩ＋Ｊ現われるようになって来た。即ち、従来の
アドレススクランブラは、例えばアドレスＸが成る値以
上になると、実際には該Ｘ値と特定の対応関係にある別
のＸアドレス値を出力するなどという比較的簡単な処置
をすれば済んだのに対し１例えば隣接配線間の影響や配
線距離の影響等を避けるなどのために、Ｘ値に対するＹ
値の影響をも考慮しなければならないような場合が生じ
てきた。
Ｘ、Ｙのアドレスをそれぞれ独立して変換する従来方式
のアドレススクランブラでは、目的が達成されないよう
なＬＳＩ＋Ｊ現われるようになって来た。即ち、従来の
アドレススクランブラは、例えばアドレスＸが成る値以
上になると、実際には該Ｘ値と特定の対応関係にある別
のＸアドレス値を出力するなどという比較的簡単な処置
をすれば済んだのに対し１例えば隣接配線間の影響や配
線距離の影響等を避けるなどのために、Ｘ値に対するＹ
値の影響をも考慮しなければならないような場合が生じ
てきた。
また、一方で、かなり複雑な機能を有しながら、ピン数
削減に対する必要性が高速性に対して優先されるような
ＬＳＩで、少数のピンにアドレスをシリアルに入力する
ようにしたものも呪われてきた。
削減に対する必要性が高速性に対して優先されるような
ＬＳＩで、少数のピンにアドレスをシリアルに入力する
ようにしたものも呪われてきた。
このような事態に対して、従来のＬＳＩテスタのパター
ン発生器では、Ｘ、Ｙアドレスに対し、それぞれ独立し
た専用のＸ、Ｙアドレススクランブラを備えるだけであ
り、また、シリアルアドレスを発生することも出来なか
った。
ン発生器では、Ｘ、Ｙアドレスに対し、それぞれ独立し
た専用のＸ、Ｙアドレススクランブラを備えるだけであ
り、また、シリアルアドレスを発生することも出来なか
った。
［発明が解決しようとする課題］
本発明は、上記従来のＬＳＩテスタの課題を解決し、Ｙ
側の値の影響を考慮したＸ側の値のスクランブルが可能
、或いは前記とＸ、Ｙが逆の場合のスクランブルが可能
なアドレススクランブル機能を持ち、かつ、シリアルア
ドレスを出力可能にしたＬＳＩテスタのアドレス発生機
構を提供することを目的とする。
側の値の影響を考慮したＸ側の値のスクランブルが可能
、或いは前記とＸ、Ｙが逆の場合のスクランブルが可能
なアドレススクランブル機能を持ち、かつ、シリアルア
ドレスを出力可能にしたＬＳＩテスタのアドレス発生機
構を提供することを目的とする。
［課題を解決するための手段］
上記課題を解決するために本発明においては、通常のア
ドレススクランブラを備えたＬＳＩテスタのアドレス発
生機構に付加して、ＬＳＩテスタのパターン発生器が発
生したＸ、Ｙアドレスパターンが、夫々通常のＸ、Ｙア
ドレススクランブラを経て並列に入力される選択回路、
並びに、テスタのＣＰＵにより最小値、最大値、１クロ
ック当り計数値、及び当初計数値が初期設定され、且つ
パターン発生器により実時間制御される制御回路がイネ
イブルしたシフトクロックを入力されて計数し、其の出
力で前記選択回路の選択を指定するプログラマブルカウ
ンタを、各ピン夫々に対して設置し、前記選択回路が、
それに入力されているＸ及びＹアドレスパターンの中か
ら、前記制御回路により制御されたプログラマブルカウ
ンタから並列入力される度に、該入力によって指定され
た１ビットを選択して該カウンタに接続されたピンへ送
出するようにした。
ドレススクランブラを備えたＬＳＩテスタのアドレス発
生機構に付加して、ＬＳＩテスタのパターン発生器が発
生したＸ、Ｙアドレスパターンが、夫々通常のＸ、Ｙア
ドレススクランブラを経て並列に入力される選択回路、
並びに、テスタのＣＰＵにより最小値、最大値、１クロ
ック当り計数値、及び当初計数値が初期設定され、且つ
パターン発生器により実時間制御される制御回路がイネ
イブルしたシフトクロックを入力されて計数し、其の出
力で前記選択回路の選択を指定するプログラマブルカウ
ンタを、各ピン夫々に対して設置し、前記選択回路が、
それに入力されているＸ及びＹアドレスパターンの中か
ら、前記制御回路により制御されたプログラマブルカウ
ンタから並列入力される度に、該入力によって指定され
た１ビットを選択して該カウンタに接続されたピンへ送
出するようにした。
［作用］
上記のような手段をとれば、非常に大容量のメモリに対
するアドレススクランブラとして用いる場合は、選択回
路を、Ｘアドレス用のピンにＹアドレスパターンの中の
１ビットを選択して与える場合、又はそれとＸ、Ｙを逆
にした場合だけに利用しくその必要がない場合には、選
択回路には既に通常のアドレススクランブラ経由でアド
レスパターンが入力されているのであるから、その選択
回路に接続された特定ピン向はビットを常に選択するよ
うにしておけば良い）、また、シリアルアドレスを必要
とする場合は、制御回路でイネイブルされたシフトクロ
ック入力により順次変化するプログラマブルカウンタ出
力により、選択回路に入力されているアドレスパターン
の中から順次特定のビットを選択して此の回路に接続さ
れているピンへ出力させるようにすることが出来る。
するアドレススクランブラとして用いる場合は、選択回
路を、Ｘアドレス用のピンにＹアドレスパターンの中の
１ビットを選択して与える場合、又はそれとＸ、Ｙを逆
にした場合だけに利用しくその必要がない場合には、選
択回路には既に通常のアドレススクランブラ経由でアド
レスパターンが入力されているのであるから、その選択
回路に接続された特定ピン向はビットを常に選択するよ
うにしておけば良い）、また、シリアルアドレスを必要
とする場合は、制御回路でイネイブルされたシフトクロ
ック入力により順次変化するプログラマブルカウンタ出
力により、選択回路に入力されているアドレスパターン
の中から順次特定のビットを選択して此の回路に接続さ
れているピンへ出力させるようにすることが出来る。
［実施例］
第１図は本発明の一実施例を示し、図中、１は選択回路
（デコーダマルチプレクサ）、２はプログラマブルカウ
ンタ、３は制御回路、４はＸアドレスバス、５はＸアド
レスバス、６はＣＰＵバス、７はクロック入力、８はパ
ターン発生器からの実時間制御信号入力で、このような
回路がＸ、Ｙの各ピンそれぞれに対して設置されている
。Ｘアドレスバス４とＸアドレスバス５から、パターン
発生器が発生したアドレスパターンが、夫々通常のＸ、
Ｙアドレススクランブラ経由で並列入力される。ＣＰＵ
バス６からはテスタのＣＰＵの制御情報命令等が並列入
力される。テスタのＣＰＵは比較的低い周波数で作動す
るので、プログラマブルカウンタの初期設定等は行うが
、本発明アドレス発生機構の実時間制御等比較的高速な
動作を必要とすることはパターン発生器が行う。
（デコーダマルチプレクサ）、２はプログラマブルカウ
ンタ、３は制御回路、４はＸアドレスバス、５はＸアド
レスバス、６はＣＰＵバス、７はクロック入力、８はパ
ターン発生器からの実時間制御信号入力で、このような
回路がＸ、Ｙの各ピンそれぞれに対して設置されている
。Ｘアドレスバス４とＸアドレスバス５から、パターン
発生器が発生したアドレスパターンが、夫々通常のＸ、
Ｙアドレススクランブラ経由で並列入力される。ＣＰＵ
バス６からはテスタのＣＰＵの制御情報命令等が並列入
力される。テスタのＣＰＵは比較的低い周波数で作動す
るので、プログラマブルカウンタの初期設定等は行うが
、本発明アドレス発生機構の実時間制御等比較的高速な
動作を必要とすることはパターン発生器が行う。
まず、Ｘ、Ｙにまたがるアドレススクランブラ動作につ
いて説明する。第２図に示すように選択回路１には、Ｘ
、Ｙ夫々４ビットのアドレスパターンが入力されている
ものとする。８ビットの人力から１ピツトを選択するに
は３ビットの制御信号が必要であるから、プログラマブ
ルカウンタ２夫々に対して設けることによりＸ、Ｙにま
たがるアドレススクランブルが可能になる。プログラマ
ブルカウンタの動作は、ロード信号が入力されると、入
力データを記憶し、そのまま出力させる。
いて説明する。第２図に示すように選択回路１には、Ｘ
、Ｙ夫々４ビットのアドレスパターンが入力されている
ものとする。８ビットの人力から１ピツトを選択するに
は３ビットの制御信号が必要であるから、プログラマブ
ルカウンタ２夫々に対して設けることによりＸ、Ｙにま
たがるアドレススクランブルが可能になる。プログラマ
ブルカウンタの動作は、ロード信号が入力されると、入
力データを記憶し、そのまま出力させる。
ロード信号が出力されない時に、第２図に示す入力Ａ−
Ｃを変化させても、Ｑａ”Ｑｃの出力はそのまま保持さ
れる。なお、テストプログラムは予め作成されているか
ら、どこのテストにＸ、Ｙにまたがるアドレススクラン
ブルが必要かも判り、テスタのＣＰＵから必要な時に前
記レジスタ３ａに所要のデータをセットするようにする
ことは容易である。また、その近傍で更にＸ、Ｙにまた
がるアドレススクランブルの必要があれば、制御回路か
らカウンタへクロックを入力させ、ＣＰＵから予め設定
しである条件でクロックを計数させることにより、カウ
ンタ出力を変化させて選択回路に所望の選択を行わせる
。
Ｃを変化させても、Ｑａ”Ｑｃの出力はそのまま保持さ
れる。なお、テストプログラムは予め作成されているか
ら、どこのテストにＸ、Ｙにまたがるアドレススクラン
ブルが必要かも判り、テスタのＣＰＵから必要な時に前
記レジスタ３ａに所要のデータをセットするようにする
ことは容易である。また、その近傍で更にＸ、Ｙにまた
がるアドレススクランブルの必要があれば、制御回路か
らカウンタへクロックを入力させ、ＣＰＵから予め設定
しである条件でクロックを計数させることにより、カウ
ンタ出力を変化させて選択回路に所望の選択を行わせる
。
シリアルアドレスを出力させる時には、プログラマブル
カウンタのクロック端子に、制御回路がイネイブルした
シフトクロックパルスを入力させることにより、予めＣ
ＰＵから設定されている所定の条件で計数させ、順次カ
ウンタの出力を変化させて、選択回路の選択ビットを変
化させ、同一ピンへ順次所望の如くシリアルアドレスを
送出させる。上記所定の条件は、テスタのＣＰＵにより
最小値、最大値、１クロック当り計数値、及び当初計数
値を初期設定することにより定められる。
カウンタのクロック端子に、制御回路がイネイブルした
シフトクロックパルスを入力させることにより、予めＣ
ＰＵから設定されている所定の条件で計数させ、順次カ
ウンタの出力を変化させて、選択回路の選択ビットを変
化させ、同一ピンへ順次所望の如くシリアルアドレスを
送出させる。上記所定の条件は、テスタのＣＰＵにより
最小値、最大値、１クロック当り計数値、及び当初計数
値を初期設定することにより定められる。
制御回路には第３図に示すように比較回路３ｂが設けら
れていて、カウンタの計数値が所定の最大値に達すると
比較回路３ｂからパルスがカウンタのロード端子へ出力
され、カウンタ計数値は予め設定されていた所定の最小
値へ戻る。第４図は、プログラマブルカウンタにＣＰＵ
により設定された最小値を００１、最大値を１１０とし
たときに、第１図の回路から出力されるシリアルアドレ
スの例を示す。なお、クロック信号よりロード信号が優
先され、初期データをセットし直すことが出来る。上記
の例では１クロック当りの計数値は１になっている。ま
た、この例では初期設定データと最小値は同一になって
いる。
れていて、カウンタの計数値が所定の最大値に達すると
比較回路３ｂからパルスがカウンタのロード端子へ出力
され、カウンタ計数値は予め設定されていた所定の最小
値へ戻る。第４図は、プログラマブルカウンタにＣＰＵ
により設定された最小値を００１、最大値を１１０とし
たときに、第１図の回路から出力されるシリアルアドレ
スの例を示す。なお、クロック信号よりロード信号が優
先され、初期データをセットし直すことが出来る。上記
の例では１クロック当りの計数値は１になっている。ま
た、この例では初期設定データと最小値は同一になって
いる。
［発明の効果］
以上説明したように本発明によれば、比較的簡単な回路
を付加するだけで、Ｘ、Ｙアドレスにまたがるアドレス
スクランブルが可能で、且つシリアルアドレスの発生も
可能な、ＬＳＩテスタのアドレス発生機構が得られる。
を付加するだけで、Ｘ、Ｙアドレスにまたがるアドレス
スクランブルが可能で、且つシリアルアドレスの発生も
可能な、ＬＳＩテスタのアドレス発生機構が得られる。
第１図は本発明の一実施例図、第２図は本発明にかかる
選択回路とプログラマブルカウンタの関係の説明図、第
３図はプログラマブルカウンタの計数値を最大値から最
小値へ戻す手段の説明図、第４図はシリアルアドレス出
力側図である１：選択回路（デコーダマルチプレクサ）
、２：プログラマブルカウンタ、 ３：制御回路、３
ａ：レジスタ、 ３ｂ：比較回路、 ４：Ｘアドレス
バス、 ５：Ｙアドレスバス、 ｅ：ｃｐＵバス、
７：クロック入力、 ８：パターン発生器からの実時
間制御信号入力。
選択回路とプログラマブルカウンタの関係の説明図、第
３図はプログラマブルカウンタの計数値を最大値から最
小値へ戻す手段の説明図、第４図はシリアルアドレス出
力側図である１：選択回路（デコーダマルチプレクサ）
、２：プログラマブルカウンタ、 ３：制御回路、３
ａ：レジスタ、 ３ｂ：比較回路、 ４：Ｘアドレス
バス、 ５：Ｙアドレスバス、 ｅ：ｃｐＵバス、
７：クロック入力、 ８：パターン発生器からの実時
間制御信号入力。
Claims (1)
- １、通常のアドレススクランブラを備えたＬＳＩテスタ
のアドレス発生機構に付加して、ＬＳＩテスタのパター
ン発生器が発生したＸ、Ｙアドレスパターンが、夫々通
常のＸ、Ｙアドレススクランブラ経由で並列に入力され
る選択回路、並びに、テスタのＣＰＵにより最小値、最
大値、１クロック当り計数値、及び当初計数値が初期設
定され、且つパターン発生器により実時間制御される制
御回路がイネイブルしたシフトクロックを入力されて計
数し、其の出力で前記選択回路の選択を指定するプログ
ラマブルカウンタを、各ピン夫々に対して設置し、前記
選択回路が、それに入力されているＸ及びＹアドレスパ
ターンの中から、前記制御回路により制御されたプログ
ラマブルカウンタから並列入力される度に、該入力によ
り指定された１ビットを選択してピンへ送出するように
したことを特徴とするＬＳＩテスタのアドレス発生機構
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016862A JP2516389B2 (ja) | 1988-01-29 | 1988-01-29 | Ｌｓｉテスタのアドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016862A JP2516389B2 (ja) | 1988-01-29 | 1988-01-29 | Ｌｓｉテスタのアドレス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193674A true JPH01193674A (ja) | 1989-08-03 |
| JP2516389B2 JP2516389B2 (ja) | 1996-07-24 |
Family
ID=11928028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016862A Expired - Lifetime JP2516389B2 (ja) | 1988-01-29 | 1988-01-29 | Ｌｓｉテスタのアドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516389B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081158A (ja) * | 2007-09-25 | 2009-04-16 | Espec Corp | データセレクト方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305679B1 (ko) * | 1999-02-24 | 2001-09-26 | 윤종용 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
-
1988
- 1988-01-29 JP JP63016862A patent/JP2516389B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081158A (ja) * | 2007-09-25 | 2009-04-16 | Espec Corp | データセレクト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2516389B2 (ja) | 1996-07-24 |
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