JPH04313119A - 疑似乱数パタン発生器 - Google Patents
疑似乱数パタン発生器Info
- Publication number
- JPH04313119A JPH04313119A JP3013372A JP1337291A JPH04313119A JP H04313119 A JPH04313119 A JP H04313119A JP 3013372 A JP3013372 A JP 3013372A JP 1337291 A JP1337291 A JP 1337291A JP H04313119 A JPH04313119 A JP H04313119A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- input
- random number
- pattern generator
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 10
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は疑似乱数パタン発生器に
関し、特に動作モード信号の切り替えによって入力バッ
ファとしても、バウンダリ・スキャン用のバッファとし
ても動作させることができる疑似乱数パタン発生器に関
するものである。
関し、特に動作モード信号の切り替えによって入力バッ
ファとしても、バウンダリ・スキャン用のバッファとし
ても動作させることができる疑似乱数パタン発生器に関
するものである。
【０００２】
【従来の技術】疑似乱数パタンを用いてＬＳＩの故障を
診断するテスト機能をＬＳＩチップ上に組み込んだ組込
自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ
Ｔｅｓｔ）を実現する際、従来は図６に示すように
、クロック信号入力端子を有するフリップフロップ１１
〜１４と、前記フリップフロップの内少なくとも２個の
フリップフロップの出力を入力とする排他的論理和ゲー
ト３０とから構成される疑似乱数パタン発生器を、テス
トパタン用に追加していた。この疑似乱数パタン発生器
は、ロジック・デザイン・プリンシプルズ（Ｌｏｇｉｃ
Ｄｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ）、１９８
６、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，ｐ４５８，アメリカ
に記載されている。
診断するテスト機能をＬＳＩチップ上に組み込んだ組込
自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ
Ｔｅｓｔ）を実現する際、従来は図６に示すように
、クロック信号入力端子を有するフリップフロップ１１
〜１４と、前記フリップフロップの内少なくとも２個の
フリップフロップの出力を入力とする排他的論理和ゲー
ト３０とから構成される疑似乱数パタン発生器を、テス
トパタン用に追加していた。この疑似乱数パタン発生器
は、ロジック・デザイン・プリンシプルズ（Ｌｏｇｉｃ
Ｄｅｓｉｇｎ Ｐｒｉｎｃｉｐｌｅｓ）、１９８
６、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，ｐ４５８，アメリカ
に記載されている。
【０００３】
【発明が解決しようとする課題】上記のような従来の疑
似乱数パタン発生器は、疑似乱数パタン発生の機能しか
具備していないため、ＬＳＩ内部回路の故障を診断する
だけで、ボード上でＬＳＩチップの入出力バッファ回路
やチップ外部の配線をふくめたテストができないという
欠点がある。
似乱数パタン発生器は、疑似乱数パタン発生の機能しか
具備していないため、ＬＳＩ内部回路の故障を診断する
だけで、ボード上でＬＳＩチップの入出力バッファ回路
やチップ外部の配線をふくめたテストができないという
欠点がある。
【０００４】本発明の目的は、疑似乱数発生器としても
バウンダリ・スキャン用バッファとしても入力バッファ
としても動作し、同じ回路の規則的な繰り返しで実現す
ることができる疑似乱数パタン発生器を提供することに
ある。
バウンダリ・スキャン用バッファとしても入力バッファ
としても動作し、同じ回路の規則的な繰り返しで実現す
ることができる疑似乱数パタン発生器を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明の疑似乱数発生器
は、セット信号入力端子およびクロック入力端子を有す
る第１から第Ｎのフリップフロップと、前記第（ｉ＋１
）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と第ｉ
の入力データを入力とし、いずれか一方を第１動作モー
ド信号により選択的に第ｉのフリップフロップの入力に
供給する第１から第（Ｎ−１）のセレクタと、前記Ｎ個
のフリップフロップの内少なくとも２個のフリップフロ
ップの出力を入力とする排他的論理和ゲートと、その出
力と外部入力と第Ｎ入力データを入力とし、そのいずれ
かを第１動作モード信号と第２動作モード信号により選
択的に前記第Ｎフリップフロップの入力に供給する第Ｎ
のセレクタとを有し、第１動作モード信号と第２動作モ
ード信号の組み合わせに従って疑似乱数パタン発生器あ
るいはバウンダリスキャン用バッファあるいは入力バッ
ファとして動作する。
は、セット信号入力端子およびクロック入力端子を有す
る第１から第Ｎのフリップフロップと、前記第（ｉ＋１
）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と第ｉ
の入力データを入力とし、いずれか一方を第１動作モー
ド信号により選択的に第ｉのフリップフロップの入力に
供給する第１から第（Ｎ−１）のセレクタと、前記Ｎ個
のフリップフロップの内少なくとも２個のフリップフロ
ップの出力を入力とする排他的論理和ゲートと、その出
力と外部入力と第Ｎ入力データを入力とし、そのいずれ
かを第１動作モード信号と第２動作モード信号により選
択的に前記第Ｎフリップフロップの入力に供給する第Ｎ
のセレクタとを有し、第１動作モード信号と第２動作モ
ード信号の組み合わせに従って疑似乱数パタン発生器あ
るいはバウンダリスキャン用バッファあるいは入力バッ
ファとして動作する。
【０００６】また、本発明の疑似乱数パタン発生器は、
セット信号入力端子およびクロック入力端子を有する第
１から第（Ｎ＋１）のフリップフロップと、前記第（ｉ
＋１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と
第ｉの入力データを入力とし、いずれか一方を第１動作
モード信号により選択的に第ｉのフリップフロップの入
力に供給する第１から第Ｎのセレクタと、前記（Ｎ＋１
）個のフリップフロップの内少なくとも２個のフリップ
フロップの出力を入力とする排他的論理和ゲートと、そ
の出力及び隣接する他のフリップフロップの出力を入力
とする排他的論理和ゲートと、その出力及び隣接する他
のフリップフロップの出力を入力とし、そのいずれかを
第２動作モード信号により選択的に前記第（Ｎ＋１）フ
リップフロップの入力に供給する第（Ｎ＋１）のセレク
タとを有し、第１動作モード信号と第２動作モード信号
の組み合わせに従って疑似乱数パタン発生器あるいはバ
ウンダリスキャン用バッファあるいは入力バッファとし
て動作する。
セット信号入力端子およびクロック入力端子を有する第
１から第（Ｎ＋１）のフリップフロップと、前記第（ｉ
＋１）（１≦ｉ≦Ｎ−１）のフリップフロップの出力と
第ｉの入力データを入力とし、いずれか一方を第１動作
モード信号により選択的に第ｉのフリップフロップの入
力に供給する第１から第Ｎのセレクタと、前記（Ｎ＋１
）個のフリップフロップの内少なくとも２個のフリップ
フロップの出力を入力とする排他的論理和ゲートと、そ
の出力及び隣接する他のフリップフロップの出力を入力
とする排他的論理和ゲートと、その出力及び隣接する他
のフリップフロップの出力を入力とし、そのいずれかを
第２動作モード信号により選択的に前記第（Ｎ＋１）フ
リップフロップの入力に供給する第（Ｎ＋１）のセレク
タとを有し、第１動作モード信号と第２動作モード信号
の組み合わせに従って疑似乱数パタン発生器あるいはバ
ウンダリスキャン用バッファあるいは入力バッファとし
て動作する。
【０００７】
【作用】第１の発明の疑似乱数パタン発生器は、セレク
タ回路において、第１動作モード信号と第２動作モード
信号によって３種の動作モード（疑似乱数パタン発生、
バウンダリ・スキャン、入力バッファ）を作り、それに
応じてフリップフロップへ入力を供給している。この手
段によって、わずかなセレクタ回路の付加だけで、従来
の疑似乱数パタン発生器を、疑似乱数パタン発生器、バ
ウンダリ・スキャン用バッファ、およびチップの入力バ
ッファとして動作させることができる。
タ回路において、第１動作モード信号と第２動作モード
信号によって３種の動作モード（疑似乱数パタン発生、
バウンダリ・スキャン、入力バッファ）を作り、それに
応じてフリップフロップへ入力を供給している。この手
段によって、わずかなセレクタ回路の付加だけで、従来
の疑似乱数パタン発生器を、疑似乱数パタン発生器、バ
ウンダリ・スキャン用バッファ、およびチップの入力バ
ッファとして動作させることができる。
【０００８】また、第２の発明の疑似乱数パタン発生器
は、さらに、Ｎビットの疑似乱数パタンを発生させるた
めに（Ｎ＋１）個の同じ回路構成をもつフリップフロッ
プおよびセレクタを用いている。１つ余分に付加したセ
レクタに、排他的論理和ゲートの出力と他のフリップフ
ロップからの出力を入力し、動作モードに応じて一方を
出力させることにより、同一なフリップフロップとセレ
クタを（Ｎ＋１）個規則的に配置することで構成できる
。このようにして、第１の発明の疑似乱数パタン発生器
において、排他的論理和ゲートの出力を入力とするセレ
クタのみが他のセレクタと異なった３入力の複雑な回路
構成となり回路の段数が増えて動作速度が遅くなること
を回避している。
は、さらに、Ｎビットの疑似乱数パタンを発生させるた
めに（Ｎ＋１）個の同じ回路構成をもつフリップフロッ
プおよびセレクタを用いている。１つ余分に付加したセ
レクタに、排他的論理和ゲートの出力と他のフリップフ
ロップからの出力を入力し、動作モードに応じて一方を
出力させることにより、同一なフリップフロップとセレ
クタを（Ｎ＋１）個規則的に配置することで構成できる
。このようにして、第１の発明の疑似乱数パタン発生器
において、排他的論理和ゲートの出力を入力とするセレ
クタのみが他のセレクタと異なった３入力の複雑な回路
構成となり回路の段数が増えて動作速度が遅くなること
を回避している。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１０】図１は本発明の一実施例を示す回路図であ
る。この実施例は、４ビット疑似乱数パタン発生器を示
し、セット信号入力端子、クロック入力端子および出力
端子５〜８を有する４個のフリップフロップ１１〜１４
と、このフリップフロップ（ｆ＋１）（ｆ＝１１，１２
，１３）の出力（ｊ＋１）（ｊ＝５，６，７）と入力デ
ータｉ（ｉ＝１，２，３）を入力とし、いずれか一方を
第１動作モード信号ｃ１により選択的にフリップフロッ
プｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２
３）と、前記４個のフリップフロップの内１１と１２の
出力を入力とする排他的論理和ゲート３０と、その出力
９、隣接する他のフリップフロップの出力１０、及び入
力データ４を入力とし、そのいずれかを第１動作モード
信号ｃ１と第２動作モード信号ｃ２により選択的に前記
のフリップフロップ１４の入力に供給するセレクタ２４
とから構成されている。隣接するフリップフロップとは
、バウンダリスキャンパスの一部にこの疑似ランダムパ
タン発生器を組み込む場合に、その直前に接続されるフ
リップフロップのことである。
る。この実施例は、４ビット疑似乱数パタン発生器を示
し、セット信号入力端子、クロック入力端子および出力
端子５〜８を有する４個のフリップフロップ１１〜１４
と、このフリップフロップ（ｆ＋１）（ｆ＝１１，１２
，１３）の出力（ｊ＋１）（ｊ＝５，６，７）と入力デ
ータｉ（ｉ＝１，２，３）を入力とし、いずれか一方を
第１動作モード信号ｃ１により選択的にフリップフロッ
プｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２
３）と、前記４個のフリップフロップの内１１と１２の
出力を入力とする排他的論理和ゲート３０と、その出力
９、隣接する他のフリップフロップの出力１０、及び入
力データ４を入力とし、そのいずれかを第１動作モード
信号ｃ１と第２動作モード信号ｃ２により選択的に前記
のフリップフロップ１４の入力に供給するセレクタ２４
とから構成されている。隣接するフリップフロップとは
、バウンダリスキャンパスの一部にこの疑似ランダムパ
タン発生器を組み込む場合に、その直前に接続されるフ
リップフロップのことである。
【００１１】図２は、図１におけるセレクタ２４の回路
図である。セレクタ２４は第１動作モード信号ｃ１と第
２動作モード信号ｃ２によって、外部入力１０と排他的
論理和ゲート３０の出力９と入力データ４のいずれかを
選択的に出力する。即ち、ｃ１＝”１”、ｃ２＝”１”
の場合排他的論理和ゲート９の出力３０を出力し、ｃ１
＝”１”、ｃ２＝”０”の場合隣接するフリップフロッ
プの出力を出力し、ｃ１＝”０”の場合の入力データ４
を出力する。
図である。セレクタ２４は第１動作モード信号ｃ１と第
２動作モード信号ｃ２によって、外部入力１０と排他的
論理和ゲート３０の出力９と入力データ４のいずれかを
選択的に出力する。即ち、ｃ１＝”１”、ｃ２＝”１”
の場合排他的論理和ゲート９の出力３０を出力し、ｃ１
＝”１”、ｃ２＝”０”の場合隣接するフリップフロッ
プの出力を出力し、ｃ１＝”０”の場合の入力データ４
を出力する。
【００１２】図３は図１の疑似乱数パタン発生器の動作
説明図である。同図に示すように、図１の疑似乱数パタ
ン発生器は、第１動作モード信号ｃ１と第２動作モード
信号ｃ２によって３種の動作をする。ｃ１＝”１”、ｃ
２＝”１”の場合、フリップフロップ１１〜１３は前段
のフリップフロップの出力を入力とし１クロック遅れで
そのまま出力し、フリップフロップ１４は排他的論理和
ゲート３０の出力９の値を出力するので疑似乱数パタン
発生器として動作する。ｃ１＝”１”、ｃ２＝”０”の
場合、フリップフロップ１１〜１３は前段のフリップフ
ロップの出力を入力とし１クロック遅れでそのまま出力
し、フリップフロップ１４は隣接するフリップフロップ
の出力の値を出力して、バウンダリスキャンパスの一部
を形成するバウンダリスキャン用バッファとして動作す
る。ｃ１＝”０”の場合全フリップフロップ１１〜１４
は入力データ１〜４をそのまま出力し、入力バッファと
して動作する。
説明図である。同図に示すように、図１の疑似乱数パタ
ン発生器は、第１動作モード信号ｃ１と第２動作モード
信号ｃ２によって３種の動作をする。ｃ１＝”１”、ｃ
２＝”１”の場合、フリップフロップ１１〜１３は前段
のフリップフロップの出力を入力とし１クロック遅れで
そのまま出力し、フリップフロップ１４は排他的論理和
ゲート３０の出力９の値を出力するので疑似乱数パタン
発生器として動作する。ｃ１＝”１”、ｃ２＝”０”の
場合、フリップフロップ１１〜１３は前段のフリップフ
ロップの出力を入力とし１クロック遅れでそのまま出力
し、フリップフロップ１４は隣接するフリップフロップ
の出力の値を出力して、バウンダリスキャンパスの一部
を形成するバウンダリスキャン用バッファとして動作す
る。ｃ１＝”０”の場合全フリップフロップ１１〜１４
は入力データ１〜４をそのまま出力し、入力バッファと
して動作する。
【００１３】図４は第２の発明の一実施例（４ビット疑
似乱数パタン発生器）を示す回路図である。この実施例
は、セット信号入力端子およびクロック入力端子を有す
る５個のフリップフロップ（１１〜１５）と、フリップ
フロップ（ｆ＋１）（ｆ＝１１，１２，１３，１４）の
出力（ｊ＋１）（ｊ＝５，６，７，８）と入力データｉ
（ｉ＝１，２，３，４）を入力とし、いずれか一方を第
１動作モード信号ｃ１により選択的にフリップフロップ
ｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２３
，２４）と、前記５個のフリップフロップの内２個のフ
リップフロップ１１，１２の出力を入力とする排他的論
理和ゲート３０と、その出力９及び隣接する他のフリッ
プフロップの出力１０を入力とし、そのいずれかを第２
動作モード信号ｃ２により選択的にフリップフロップ１
５の入力に供給するセレクタ２５とから構成されている
。
似乱数パタン発生器）を示す回路図である。この実施例
は、セット信号入力端子およびクロック入力端子を有す
る５個のフリップフロップ（１１〜１５）と、フリップ
フロップ（ｆ＋１）（ｆ＝１１，１２，１３，１４）の
出力（ｊ＋１）（ｊ＝５，６，７，８）と入力データｉ
（ｉ＝１，２，３，４）を入力とし、いずれか一方を第
１動作モード信号ｃ１により選択的にフリップフロップ
ｆの入力に供給するセレクタｋ（ｋ＝２１，２２，２３
，２４）と、前記５個のフリップフロップの内２個のフ
リップフロップ１１，１２の出力を入力とする排他的論
理和ゲート３０と、その出力９及び隣接する他のフリッ
プフロップの出力１０を入力とし、そのいずれかを第２
動作モード信号ｃ２により選択的にフリップフロップ１
５の入力に供給するセレクタ２５とから構成されている
。
【００１４】この場合疑似乱数パタン発生器は、ｃ１と
ｃ２に応じて図５のように３種の動作をする。フリップ
フロップ１１〜１４は第２動作モード信号ｃ１＝”０”
の場合は入力データ１〜４を１クロック遅れで出力し、
ｃ１＝”１”の場合は直前のフリップフロップの出力を
１クロック遅れで出力する。フリップフロップ１５は第
２動作モード信号ｃ２＝”０”の場合は隣接する他のフ
リップフロップの出力を１クロック遅れで出力し、ｃ２
＝”１”の場合は排他的論理和ゲートの出力９を１クロ
ック遅れで出力する。よってｃ１＝”０”の場合フリッ
プフロップ１５の出力に拘らず入力データ１〜４をその
まま出力し、入力バッファとして動作する。ｃ１＝”１
”、ｃ２＝”１”の場合は、排他的論理和ゲート３０に
よるフィードバックのかかるシフトレジスタを構成する
ので疑似乱数パタン発生器として動作する。ｃ１＝”１
”、ｃ２＝”０”の場合、バウンダリスキャンパス上隣
接するフリップフロップの出力の値を入力とするシフト
レジスタを構成するので、バウンダリスキャン用バッフ
ァとして動作する。
ｃ２に応じて図５のように３種の動作をする。フリップ
フロップ１１〜１４は第２動作モード信号ｃ１＝”０”
の場合は入力データ１〜４を１クロック遅れで出力し、
ｃ１＝”１”の場合は直前のフリップフロップの出力を
１クロック遅れで出力する。フリップフロップ１５は第
２動作モード信号ｃ２＝”０”の場合は隣接する他のフ
リップフロップの出力を１クロック遅れで出力し、ｃ２
＝”１”の場合は排他的論理和ゲートの出力９を１クロ
ック遅れで出力する。よってｃ１＝”０”の場合フリッ
プフロップ１５の出力に拘らず入力データ１〜４をその
まま出力し、入力バッファとして動作する。ｃ１＝”１
”、ｃ２＝”１”の場合は、排他的論理和ゲート３０に
よるフィードバックのかかるシフトレジスタを構成する
ので疑似乱数パタン発生器として動作する。ｃ１＝”１
”、ｃ２＝”０”の場合、バウンダリスキャンパス上隣
接するフリップフロップの出力の値を入力とするシフト
レジスタを構成するので、バウンダリスキャン用バッフ
ァとして動作する。
【００１５】
【発明の効果】以上説明したように、第１の発明によれ
ば、わずかなセレクタ回路の付加で従来の疑似乱数パタ
ン発生器を、疑似乱数パタン発生器、バウンダリ・スキ
ャン用バッファ、およびチップの入力バッファとして動
作させることができ、ＬＳＩ内部回路だけでなく入力バ
ッファ、外部配線を含めてテスト可能にすることができ
る。更に、第２の発明によれば、全て同じ回路構成を有
するフリップフロップとセレクタを用いて、規則的な回
路構成で第１の発明の機能を実現することができる。
ば、わずかなセレクタ回路の付加で従来の疑似乱数パタ
ン発生器を、疑似乱数パタン発生器、バウンダリ・スキ
ャン用バッファ、およびチップの入力バッファとして動
作させることができ、ＬＳＩ内部回路だけでなく入力バ
ッファ、外部配線を含めてテスト可能にすることができ
る。更に、第２の発明によれば、全て同じ回路構成を有
するフリップフロップとセレクタを用いて、規則的な回
路構成で第１の発明の機能を実現することができる。
【図１】第１の一実施例を示す回路図。
【図２】図１中のセレクタ２４の実現例を示す回路図。
【図３】図１の疑似乱数パタン発生器の動作を示す図。
【図４】第２の発明の一実施例を示す回路図。
【図５】図４の疑似乱数パタン発生器動作を示す図。
【図６】従来の疑似乱数パタン発生器の一例の回路図。
１１ フリップフロップ
２１，２４ セレクタ
３０ 排他的論理和ゲート
ｃ１ 第１動作モード信号
ｃ２ 第２動作モード信号
Claims (2)
- 【請求項１】 セット信号入力端子およびクロック入
力端子を有する第１から第Ｎのフリップフロップと、前
記第（ｉ＋１）（１≦ｉ≦Ｎ−１）のフリップフロップ
の出力と第ｉの入力データを入力とし、いずれか一方を
第１動作モード信号により選択的に第ｉのフリップフロ
ップの入力に供給する第１から第（Ｎ−１）の（Ｎ−１
）個のセレクタと、前記Ｎ個のフリップフロップの内少
なくとも２個のフリップフロップの出力を入力とする排
他的論理和ゲートと、この排他的論理和ゲートの出力と
外部入力と第Ｎ入力データとを入力とし、そのいずれか
を第１動作モード信号と第２動作モード信号により選択
的に前記Ｎフリップフロップの入力に供給する第Ｎのセ
レクタとから構成され、第１動作モード信号と第２動作
モード信号の組み合わせに従って疑似乱数パタン発生器
あるいはバウンダリスキャン用バッファあるいは入力バ
ッファとして動作することを特徴とする疑似乱数パタン
発生器。 - 【請求項２】 セット信号入力端子およびクロック入
力端子を有する第１から第（Ｎ＋１）のフリップフロッ
プと、前記第（ｉ＋１）（１≦ｉ≦Ｎ−１）のフリップ
フロップの出力と第ｉの入力データを入力とし、いずれ
か一方を第１動作モード信号により選択的に第ｉのフリ
ップフロップの入力に供給する第１から第Ｎのセレクタ
と、前記（Ｎ＋１）個のフリップフロップの内少なくと
も２個のフリップフロップの出力を入力とする排他的論
理和ゲートと、この排他的論理和ゲートの出力と外部入
力とを入力とし、そのいずれかを第２動作モード信号に
より選択的に前記第（Ｎ＋１）フリップフロップの入力
に供給する第（Ｎ＋１）のセレクタとから構成され、第
１動作モード信号と第２動作モード信号の組み合わせに
従って疑似乱数パタン発生器あるいはバウンダリスキャ
ン用バッファあるいは入力バッファとして動作すること
を特徴とする疑似乱数パタン発生器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013372A JP2841882B2 (ja) | 1991-02-04 | 1991-02-04 | 疑似乱数パタン発生器 |
| US07/818,757 US5331581A (en) | 1991-02-04 | 1992-01-10 | Artificial random-number pattern generating circuit |
| DE69229362T DE69229362T2 (de) | 1991-02-04 | 1992-01-10 | Schaltung zur Erzeugung künstlicher Zufallszahlenmuster |
| EP98200796A EP0853276A3 (en) | 1991-02-04 | 1992-01-10 | Artificial random-number pattern generating circuit |
| EP92300256A EP0498534B1 (en) | 1991-02-04 | 1992-01-10 | Artificial random-number pattern generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013372A JP2841882B2 (ja) | 1991-02-04 | 1991-02-04 | 疑似乱数パタン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313119A true JPH04313119A (ja) | 1992-11-05 |
| JP2841882B2 JP2841882B2 (ja) | 1998-12-24 |
Family
ID=11831261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013372A Expired - Lifetime JP2841882B2 (ja) | 1991-02-04 | 1991-02-04 | 疑似乱数パタン発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5331581A (ja) |
| EP (2) | EP0853276A3 (ja) |
| JP (1) | JP2841882B2 (ja) |
| DE (1) | DE69229362T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9303758D0 (en) * | 1993-02-25 | 1993-04-14 | Texas Instruments Ltd | Improvements in or relating to integrated logic circuits |
| JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
| JPH07154214A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | ディジタル信号処理回路 |
| US5574673A (en) * | 1993-11-29 | 1996-11-12 | Board Of Regents, The University Of Texas System | Parallel architecture for generating pseudo-random sequences |
| KR100657240B1 (ko) * | 1999-07-10 | 2007-01-12 | 삼성전자주식회사 | 랜덤 데이터 발생기 |
| US6631390B1 (en) | 2000-03-06 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Method and apparatus for generating random numbers using flip-flop meta-stability |
| US6629116B1 (en) * | 2000-05-05 | 2003-09-30 | Koninklijke Philips Electronics N.V. | Random sequence generators |
| US6943668B2 (en) | 2001-06-26 | 2005-09-13 | General Electric Company | Apparatus and method for reconfiguring a power line communication system |
| US20030014451A1 (en) * | 2001-07-12 | 2003-01-16 | Optix Networks Inc. | Method and machine for scrambling parallel data channels |
| JP2006072891A (ja) * | 2004-09-06 | 2006-03-16 | Sony Corp | セルオートマトンに基づく、制御可能な周期を有する擬似乱数シーケンスの生成方法および装置 |
| CN101533069B (zh) * | 2009-04-03 | 2011-04-06 | 西安交通大学 | 集成电路的复合扫描单元 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3875377A (en) * | 1972-12-29 | 1975-04-01 | Alsthom Cgee | Noise generator |
| US4377757A (en) * | 1980-02-11 | 1983-03-22 | Siemens Aktiengesellschaft | Logic module for integrated digital circuits |
| US4680539A (en) * | 1983-12-30 | 1987-07-14 | International Business Machines Corp. | General linear shift register |
| US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
| US4860236A (en) * | 1987-10-26 | 1989-08-22 | University Of Manitoba | Cellular automaton for generating random data |
| US4894800A (en) * | 1988-09-23 | 1990-01-16 | Honeywell, Inc. | Reconfigurable register bit-slice for self-test |
| US5105376A (en) * | 1990-08-08 | 1992-04-14 | Vlsi Technology, Inc. | Linear feedback shift registers |
-
1991
- 1991-02-04 JP JP3013372A patent/JP2841882B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-10 DE DE69229362T patent/DE69229362T2/de not_active Expired - Fee Related
- 1992-01-10 US US07/818,757 patent/US5331581A/en not_active Expired - Fee Related
- 1992-01-10 EP EP98200796A patent/EP0853276A3/en not_active Withdrawn
- 1992-01-10 EP EP92300256A patent/EP0498534B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2841882B2 (ja) | 1998-12-24 |
| EP0498534B1 (en) | 1999-06-09 |
| US5331581A (en) | 1994-07-19 |
| EP0853276A2 (en) | 1998-07-15 |
| DE69229362T2 (de) | 2000-03-02 |
| DE69229362D1 (de) | 1999-07-15 |
| EP0853276A3 (en) | 1998-08-05 |
| EP0498534A1 (en) | 1992-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2553292B2 (ja) | 論理回路テスト装置及び方法 | |
| US8145964B2 (en) | Scan test circuit and scan test control method | |
| JPH10214175A (ja) | 線形帰還シフトレジスタ，多重入力記号レジスタ及びこれらを用いた内蔵自己診断回路 | |
| KR910006735A (ko) | 디지탈 집적회로에 있어서의 테스트 용이화 회로 | |
| US5729553A (en) | Semiconductor integrated circuit with a testable block | |
| JP2841882B2 (ja) | 疑似乱数パタン発生器 | |
| EP0499671A1 (en) | Integrated circuit chip with built-in self-test for logic fault detection | |
| JPH06109816A (ja) | 論理集積回路 | |
| JPH09244877A (ja) | 疑似乱数発生回路及び双方向シフトレジスタ | |
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| EP0699920A2 (en) | Semiconductor integrated circuit with a testable block | |
| US5636225A (en) | Memory test circuit | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| JP3453460B2 (ja) | 半導体集積回路 | |
| JP2849007B2 (ja) | 半導体集積回路 | |
| JP2005515442A (ja) | セルフテスト回路を備えた集積回路 | |
| JPWO2008120389A1 (ja) | メモリテスト回路、半導体集積回路およびメモリテスト方法 | |
| JPH06102327A (ja) | メモリ内蔵型半導体集積回路およびその論理設計方法 | |
| JP4725563B2 (ja) | ノイズ発生回路、半導体集積回路、及び、ノイズ耐性評価方法 | |
| JP2003255025A (ja) | 半導体集積回路 | |
| JPH0572286A (ja) | Ｉｃテストパターン発生装置 | |
| JP2002139557A (ja) | 半導体装置 | |
| JP2924521B2 (ja) | 並列パタン圧縮器 | |
| GB2175097A (en) | Testing digital integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |