JPH0572286A - Ｉｃテストパターン発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 何等大きなメモリ空間を要することなく、１
チャンネル入出力試験が可能で、しかも装置全体のメモ
リ容量の低減が可能な安価なＩＣテストパターン発生装
置を得る。 【構成】 ロジックシリアルパターンを発生するパター
ンメモリアドレス発生器２及びロジックシリアルパター
ンメモリ３と、パラレルのメモリパターンを発生するメ
モリパターン発生器５と、パラレルのメモリパターンを
シリアルのメモリパターンに変換するシフトレジスタ１
１ａと、ロジックシリアルパターンとシリアルのメモリ
パターンを選択的にテストパターンとして出力するピン
パターンセレクタ７ａ〜７ｎとを備え、シリアルのメモ
リパターンにより１チャンネル入出力試験を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣの論理特性を試
験する際のテストパターンを発生するＩＣテストパター
ン発生装置に関するものである。

【０００２】

【従来の技術】図５は従来のＩＣテストパターン発生装
置を示す構成図である。図において、１ａ及び１ｂは夫
々シリアルパターン発生命令コード（ＳＰＧＩＮＳ）及
びメモリパターン発生命令コード（ＭＰＧＩＮＳ）をラ
ッチするフリップフロップ、２はメモリ部とその他の回
路部を含む被試験ＩＣ（以下、第１の被試験ＩＣとい
う）（図示せず）のメモリ部以外の回路部の機能をテス
トするためのロジックシリアルパターンを格納したロジ
ックシリアルパターンメモリ３のアドレスを周期パルス
に同期して自動的に発生するパターンメモリアドレス発
生器、４ａはフリップフロップ１ａの出力に応じてシリ
アルパターン発生時のみロジックシリアルパターンメモ
リ３からの出力を有効とする制御用ＯＲ回路、５はメモ
リ部のみ含む被試験ＩＣ（以下、第２の被試験ＩＣとい
う）（図示せず）及び第１の被試験ＩＣのメモリ部をテ
ストする際のアドレス及びデータを含むメモリパターン
を周期パルスに同期して自動的に発生するメモリパター
ン発生器、６はメモリパターン発生器５からの出力を周
期パルスと同期させるためのバッファ、７ａ〜７ｎはＯ
Ｒ回路４ａからのロジックシリアルパターン（データ）
とバッファ６からのメモリパターン（アドレス及びデー
タ）をＣＰＵ（図示せず）からのセレクト信号に応じて
チャンネル毎に切換えて被試験ＩＣの対応するピンに対
して出力するピンパターンセレクトである。

【０００３】次に動作について説明する。まず、第１の
被試験ＩＣのメモリ部以外の回路部の機能をテストする
ためのロジックシリアルパターンを発生させる時は、外
部からのシリアルパターン発生命令コード（ＳＰＧＩＮ
Ｓ）によりフリップフロップ１ａをセットする。すると
その反転出力はローレベル（Ｌ）にラッチされる。この
ローレベルの反転出力によりパターンメモリアドレス発
生器２及びＯＲ回路部４ａがアクティブ状態となる。ア
クティブ状態となったパターンメモリアドレス発生器２
は、周期パルスに同期してロジックシリアルパターン発
生メモリ３のアクセスしたいアドレスを自動的発生す
る。ロジックシリアルパターン発生メモリ３は同じく周
期パルスに同期してパターンメモリアドレス発生器２か
ら出力されたアドレスに対応して格納されたロジックシ
リアルパターンテストデータを出力させ、そのロジック
シリアルパターンはアクティブ状態のＯＲ回路４ａを通
りピンパターンセレクト７ａ〜７ｎに入力される。次
に、第１の被試験ＩＣのメモリ部又は第２の被試験ＩＣ
をテストするためのメモリパターンを発生させる時は、
外部からのメモリパターン発生命令コード（ＭＰＧＩＮ
Ｓ）によりフリップフロップ１ｂをセットする。する
と、その反転出力はローレベル（Ｌ）にラッチされる。
このローレベルの反転出力により、メモリパターン発生
器５及びバッファ６がアクティブ状態となる。アクティ
ブ状態となったメモリパターン発生器５は周期パルスと
同期して第１の被試験ＩＣのメモリ部又は第２の被試験
ＩＣに必要なメモリアドレス及びテストデータを含むメ
モリパターンを自動的にパラレルに発生する。バッファ
６は同じく周期パルスと同期してメモリパターン発生器
５から出力されたメモリパターンを周期パルスに同期さ
せてピンパターンセレクト７ａ〜７ｎへ出力する。ピン
パターンセレクト７ａ〜７ｎはセレクト信号に応じて各
チャンネル毎にＯＲ回路４ａからのロジックシリアルパ
ターン又はバッファ６からのメモリパターンを切換えて
テストパターンとして被試験ＩＣの対応するピンに出力
する。

【０００４】

【発明が解決しようとする課題】従来のＩＣテストパタ
ーン発生装置は以上のように構成されているので、メモ
リパターンを、パラレルに発生することしか出来ず、こ
のため第１の被試験ＩＣのメモリ部又は第２の被試験Ｉ
Ｃの試験のうち、１チャンネル入出力試験（スキャンパ
ステスト等）時には、メモリ部の全アドレス分のメモリ
アドレス，メモリテストデータ及び他の条件データ全て
を、予めロジックシリアルパターンメモリに入力する必
要があり、この結果かなり大きなメモリ空間をもったＩ
Ｃテストパターン発生装置が必要になるという問題点が
あった。

【０００５】この発明はこのような問題点を解決するた
めになされたもので、大きなメモリ空間を必要とするこ
となく第１の被試験ＩＣのメモリ部又は第２の被試験Ｉ
Ｃの１チャンネル入出力試験が可能なＩＣテストパター
ン発生装置を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るＩＣテス
トパターン発生装置は、ロジックシリアルパターンを発
生する第１のパターン発生手段と、パラレルのメモリパ
ターンを発生する第２のパターン発生手段と、上記パラ
レルのメモリパターンをシリアルのメモリパターンに変
換する第１の変換手段と、上記ロジックシリアルパター
ンと上記シリアルのメモリパターンを選択的にテストパ
ターンとして出力する第１の選択手段とを備えたもので
ある。

【０００７】また、この発明に係るＩＣテストパターン
発生装置は、パラレルのメモリパターンを発生する第２
のパターン発生手段と、ロジックパラレルパターンを発
生する第３のパターン発生手段と、上記パラレルのメモ
リパターンと上記ロジックパラレルパターンを選択的に
出力する第２の選択手段と、この第２の選択手段からの
上記パラレルのメモリパターンと上記ロジックのパラレ
ルパターンをシリアルのテストパターンに変換して出力
する第２の変換手段とを備えたものである。

【０００８】

【作用】この発明においては、ロジックシリアルパター
ンとシリアル化されたメモリパターンを時分割的に発生
し、このシリアル化されたメモリパターンをテストパタ
ーンとして第１の被試験ＩＣのメモリ部及び第２の被試
験ＩＣの１チャンネル入出力試験（スキャンパステスト
等）が可能となる。

【０００９】また、この発明においては、ロジックパラ
レルパターンとパラレルのメモリパターンをシリアル変
換し、このシリアル化されたメモリパターンをテストパ
ターンとして第１の被試験ＩＣのメモリ部及び第２の被
試験ＩＣの１チャンネル入出力試験が可能となる。

【００１０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す構成図である。
図１において、図５と対応する部分には同一符号を付
し、その重複説明を省略する。図１において、１ｃは夫
々ロジックシリアルパターン及びメモリパターンの発生
数をカウントするダウンカウンタ８ａ及び８ｂを制御す
るフリップフロップ、４ｂ〜４ｈはメモリパターン発生
器５又はパターンメモリアドレス発生器２及びロジック
シリアルパターンメモリ３を起動させるか、もしくはメ
モリパターン発生器５とパターンメモリアドレス発生器
２及びロジックシリアルパターンメモリ３との両方を組
合せ起動させるかを制御するＯＲ回路、４ｉはシリアル
化されたメモリパターンとロジックシリアルパターンと
を組合せるＯＲ回路、９ａ及び９ｂはダウンカウンタ８
ａ及び８ｂのカウント終了信号をパルス信号に変換する
パルス生成器、１０はＯＲ回路４ｅの出力の極性を反転
するインバータ、１１ａはメモリパターン発生器５から
パラレルに出力されるメモリパターンを周期パルス同期
させ、シリアルのメモリパターンに変換させるシフトレ
ジスタである。

【００１１】次に動作について説明する。ロジックシリ
アルパターンメモリ３より第１の被試験ＩＣのメモリ部
以外の回路部の機能をテストするためのロジックシリア
ルパターンのみを発生させる場合及びメモリパターン発
生器５より第１の被試験ＩＣのメモリ部又は第２の被試
験ＩＣをテストするためのメモリパターンのみをパラレ
ルに発生させる場合の動作は図５の場合を同様であるた
め省略し、ロジックシリアルパターンとメモリパターン
とを組合せ、しかもそのテストパターンをシリアルに発
生させる時の動作について説明する。

【００１２】まずシリアルパターン発生命令コード（Ｓ
ＰＧＩＮＳ）及びメモリパターン発生命令コード（ＭＰ
ＧＩＮＳ）により夫々フリップフロップ１ａ及び１ｂを
セットする。するとフリップフロップ１ａの反転出力は
ローレベルにラッチされ、ＯＲ回路４ｃはアクティブ状
態となる。又、フリップフロップ１ａと共にフリップフ
ロップ１ｂの出力もローレベルとなり、これによりＯＲ
回路４ｂ出力もローレベルとなる。ＯＲ回路４ｂの出力
がローレベルになれば、ＯＲ回路４ｈがアクティブ状態
となる。

【００１３】ＯＲ回路４ｃがアクティブ状態となったこ
とにより、パターンメモリアドレス発生器２からのアド
レスでロジックシリアルパターンメモリ３から、ロジッ
クシリアルパターン（データ）か出力されるのは図５の
場合と同様であるが、ＯＲ回路４ｈがアクティブ状態と
なったことで、周期パルスは、ダウンカウンタ８ａにも
入力され、このダウンカウンタ８ａは予め設定された任
意の数の周期パルスをカウント後、カウント終了信号を
出力し、パルス生成器９ａによりハイレベル（Ｈ）のパ
ルス信号に変換され、フリップフロップ１ｃ及びＯＲ回
路４ｅに入力される。

【００１４】パルス生成器９ａからのハイレベルのパル
ス信号によりセットされたフリップフロップ１ｃのＱ出
力はハイレベルとなり、これによりＯＲ回路４ｃを通る
周期パルスの出力が禁止される。この禁止により、パタ
ーンメモリアドレス発生器２が動作停止し、ロジックシ
リアルパターンメモリ３のロジックシリアルパターンの
出力も止まると同時にカウンタ８ａのカウント動作も停
止する。

【００１５】又、パルス生成器９ａからのハイレベルの
パルス信号によりフリップフロップ１ｃの反転出力はロ
ーレベルとなり、これによりＯＲ回路４ｇ及び４ｅがア
クティブ状態となる。ＯＲ回路４ｅがアクティブ状態で
あるため、パルス生成器９からのハイレベルのパルス信
号はＯＲ回路４ｅを通り、インバータ１０で反転されて
ローレベルのパルス信号となり、ＯＲ回路４ｆに入力さ
れ、周期パルスと同期して１パルスのみメモリパターン
発生器５へ出力され、これによりメモリパターン発生器
５より第１の被試験ＩＣのメモリ部あるいは第２の被試
験ＩＣの１アドレス分のメモリアドレス及びテストデー
タのメモリパターンがシフトレジスタ１１ａへパラレル
に出力される。

【００１６】又、上述の如くＯＲ回路４ｇがアクティブ
状態となるため、周期パルスがダウンカウンタ８ｂ及び
シフトレジスタ１１ａへ入力される。周期パルスが入力
されたシフトレジスタ１１ａはそのパルスと同期してメ
モリパターン発生器５よりパラレルに入力されたメモリ
パターンをシリアルに変換し、この変換されたシリアル
のメモリパターンはＯＲ回路４ｉを介してピンパターン
セレクト７ａ〜７ｎへ入力される。

【００１７】又、ダウンカウンタ８ｂは、予め設定され
た任意の数の周期パルスをカウント後、カウント終了信
号を出力し、このカウント終了信号はパルス生成器９ｂ
にてハイレベルのパルス信号に変換された後、ＯＲ回路
４ｄを通りフリップフロップ１ｃに供給されてこれをリ
セットする。

【００１８】リセットされたフリップフロップ１ｃの反
転出力はハイレベルとなり、これによりＯＲ回路４ｅ及
び４ｇが禁止されるためメモリパターン発生器５はその
動作を停止する。又、リセットによりフリップフロップ
１ｃのＱ出力はローレベルとなり、ＯＲ回路４ｃをアク
ティブ状態とし、これによりパターンメモリアドレス発
生器２が動作し、ロジックシリアルパターンメモリ３よ
り周期パルスと同期してロジックシリアルパターンが出
力される。

【００１９】以下、ダウンカウンタ８ａ及び８ｂに設定
された任意数毎に、ロジックシリアルパターンメモリ３
からのロジックシリアルパターンとメモリパターン発生
器５からのシリアル化されたメモリパターンが実質的に
組合わされて時分割的にピンパターンセレクト７ａ〜７
ｎへ入力され、予め選択されたチャンネルに、テストパ
ターンを被試験ＩＣに対して出力される。

【００２０】このように、本実施例ではメモリパターン
発生器５からのパラレルのメモリパターンをシリアルの
メモリパターンに変換して出力できるので、何等大きな
メモリ空間に要することなくメモリ部及びそれ以外の回
路部を含む第１の被試験ＩＣのメモリ部又はメモリ部そ
のものである第２の被試験ＩＣの試験のうちの１チャン
ネル入出力試験（スキャンパステスト等）にも容易に対
応できる。また、ロジックシリアルパターンメモリ３か
らのロジックシリアルパターンとメモリパターン発生器
５からのシリアルに変換されたメモリパターンを実質的
に組合わして時分割的に出力できるので、ピンパターン
セレクタ７ａ〜７ｎの入力端子を増やす必要がなく、も
ってセレクト信号を発生しているＣＰＵの負担を増すこ
となく、上記１チャンネル入出力試験が可能である。も
っとも、ＣＰＵの負担を増すことを考慮する必要がなけ
れば、ロジックシリアルパターンとシリアル化されたメ
モリパターンをそのままピンパターンセレクタ７ａ〜７
ｎに入力してもよい。

【００２１】実施例２．図２はこの発明の他の実施例を
示す構成図である。図２において、図１と対応する部分
には同一符号を付し、その重複説明を省略する。図２に
おいて、１ｄはロジックパラレルパターンを発生させる
ためのロジックパラレルパターン発生命令コード（ＬＰ
ＧＩＮＳ）をラッチするフリップフロップ、３ａ〜３ｎ
はチャンネル毎に設けられたロジックシリアルパターン
メモリであって、これ等の出力をまとめて被試験ＩＣ側
から見た場合パラレルに出力されるので、以下これをロ
ジックパラレルパターンと云う。４ｊ及び４ｋはロジッ
クパラレルパターンとメモリパターンを組合せるための
制御用ＯＲ回路、１２は同じく制御用のＮＯＲ回路、８
ｃはロジックパラレルパターンとメモリパターンの組合
せたシリアルのテストパターンの発生数をカウントする
カウンタ、９ｃはダウンカウンタ８ｃのカウント終了信
号をパルス信号に変換するパルス生成器、１１ｂはロジ
ックパラレルパターンとメモリパターンを周期パルスと
同期にシリアルのテストパターンに変換するシフトレジ
スタである。

【００２２】次に動作について説明する。メモリパター
ンの発生については上述と同様であるので省略する。ま
た、ロジックパラレルパターンについても上記ロジック
シリアルパターンメモリをチャンネル毎に設け、これ等
のメモリのアドレスとクロックをチャンネル間で共用す
ることにより複数のロジックシリアルパターンを実質的
にロジックパラレルパターンとして発生するものである
のでその動作説明は省略する。メモリパターン発生器６
からのメモリパターンとロジックシリアルパターンメモ
リ３ａ〜３ｎからの実質的にロジックパラレルパターン
は各チャンネル毎に設けられたピンパターンセレクタ７
ａ〜７ｎに入力され、そしてチャンネル間組合せテスト
パターンとしてパラレルに出力されると同時に、シフト
レジスタ１１ｂに入力される。上記組合せテストパター
ンをシリアルに出力したい場合は、シリアルパターン発
生命令コード（ＳＰＧＩＮＳ）によりフリップフロップ
１ａをセットし、その反転出力をローレベルとする。フ
リップフロップ１ａの反転出力がローレベルになること
により、ＮＯＲ回路１２及びＯＲ回路４ｋがアクティブ
状態となり、ＯＲ回路４ｊはその出力の発生を禁止さ
れ、メモリパターン及びロジックパラレルパターンのイ
ンクリメントは停止される。ＯＲ回路４ｋがアクティブ
状態となることによりシフトレジスタ１１ｂに外部から
の周期パルスが入力され、ここでメモリパターンとロジ
ックパラレルパターンデータとの組合せパラレルパター
ンが周期パルスに同期してシリアルパターンに変換され
シリアルのテストパターンとして被試験ＩＣに対して出
力される。又周期パルスが入力されたダウンカウンタ８
ｃは予め設定の任意の数の周期パルスをカウント後、カ
ウント終了信号を出力し、パルス生成器９ｃによりハイ
レベルのパルス信号に変換されてＮＯＲ回路１２へ入力
される。ＮＯＲ回路１２はアクティブ状態であるから入
力されたハイレベルのパルス信号はローレベルのパルス
信号となってＯＲ回路４ｊに入力される。ＯＲ回路４ｊ
は周期パルスと同期して１パルスのみ出力し、これによ
りロジックシリアルパターンメモリ３ａ〜３ｎからのロ
ジックパラレルパターン及びメモリパターン発生器６か
らのメモリパターンはインクリメントされる。インクリ
メントされたロジックパラレルパターン及びメモリパタ
ーンはピンパターンセレクタ７ａ〜７ｎに入力され、各
チャンネル毎にセレクトされ、パラレルのテストパター
ンとして被試験ＩＣに対して出力されると共にシフトレ
ジスタ１１ｂにパラレル入力される。以下、上記動作の
くり返しとなる。

【００２３】実施例３．なお、上記実施例ではダウンカ
ウンタ８ａ〜８ｃを単独で使用したが、図３に示すよう
に、カウント値メモリ１３を設け、これに任意の数の周
期パルスのカウント値を夫々設定し、これをパルス生成
器９ａの出力でインクリメントしてダウンカウンタ８ａ
に与えれば、より複雑な組合せのパターンをシリアルに
発生させることができる。

【００２４】実施例４．また、上記実施例ではダウンカ
ウンタを使用したが、アップカウンタを使用してもよ
く、同様の効果を奏する。

【００２５】実施例５．また、実施例１と実施例２の構
成を組合せた回路とすることも可能である。

【００２６】実施例６．また、メモリパターンとロジッ
クパターンの切換えにカウンタを使用したが、図４のよ
うにフリップフロップ１ｃのセット、リセットを命令コ
ードを使用して直接メモリパターンとロジックパターン
の切換えを行なうようにしてもよい。

【００２７】

【発明の効果】以上のように、この発明によれば、ロジ
ックシリアルパターンを発生する第１のパターン発生手
段と、パラレルのメモリパターンを発生する第２のパタ
ーン発生手段と、上記パラレルのメモリパターンをシリ
アルのメモリパターンに変換する第１の変換手段と、上
記ロジックシリアルパターンと上記シリアルのメモリパ
ターンを選択的にラストパターンとして出力する第１の
選択手段とを備えたので、何等大きなメモリ空間を要す
ることなく、１チャンネル入出力試験が可能で、しかも
装置全体のメモリ容量の低減が可能な安価なＩＣテスト
パターン発生装置が得られるという効果がある。

【００２８】また、パラレルのメモリパターンを発生す
る第２のパターン発生手段と、ロジックパラレルパター
ンを発生する第３のパターン発生手段と、上記パラレル
のメモリパターンと上記ロジックパラレルパターンを選
択的に出力する第２の選択手段と、この第２の選択手段
からの上記パラレルのメモリパターンと上記ロジックの
パラレルパターンをシリアルのテストパターンに変換し
て出力する第２の変換手段とを備えたので、何等大きな
メモリ空間を要することなく、１チャンネル入出力試験
が可能で、しかも装置全体のメモリ容量の低減が可能な
安価なＩＣテストパターン発生装置が得られるという効
果がある。

【図面の簡単な説明】

【図１】この発明によるＩＣテストパターン発生装置の
一実施例を示す構成図である。

【図２】この発明によるＩＣテストパターン発生装置の
他の実施例を示す構成図である。

【図３】この発明によるＩＣパターン発生装置の更に他
の実施例の要部を示す構成図である。

【図４】この発明によるＩＣパターン発生装置の更に他
の実施例の要部を示す構成図である。

【図５】従来のＩＣテストパターン発生装置を示す構成
図である。

【符号の説明】

２ パターンメモリアドレス発生器 ３，３ａ〜３ｎ ロジックシリアルパターンメモリ ５ メモリパターン発生器 ７ａ〜７ｎ ピンパターンセレクタ １１ａ，１１ｂ シフトレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ロジックシリアルパターンを発生する第
   １のパターン発生手段と、 パラレルのメモリパターンを発生する第２のパターン発
   生手段と、 上記パラレルのメモリパターンをシリアルのメモリパタ
   ーンに変換する第１の変換手段と、 上記ロジックシリアルパターンと上記シリアルのメモリ
   パターンを選択的にテストパターンとして出力する第１
   の選択手段とを備えたことを特徴とするＩＣテストパタ
   ーン発生装置。
2. 【請求項２】 パラレルのメモリパターンを発生する第
   ２のパターン発生手段と、 ロジックパラレルパターンを発生する第３のパターン発
   生手段と、 上記パラレルのメモリパターンと上記ロジックパラレル
   パターンを選択的に出力する第２の選択手段と、 この第２の選択手段からの上記パラレルのメモリパター
   ンと上記ロジックのパラレルパターンをシリアルのテス
   トパターンに変換して出力する第２の変換手段とを備え
   たことを特徴とするＩＣテストパターン発生装置。