KR20040092778A - 지연 변경 장치 - Google Patents

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Abstract

본 발명의 지연 변경 장치는, 외부에서 다양한 지연 신호를 입력하고, 이렇게 입력된 지연 신호를 기억하는 장치를 장착함으로써, 다양한 지연 시간을 갖는 신호에 대한 테스트를 가능케 하는 지연 변경 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부에서 입력된 신호를 지연하는 정상 지연부; 제어 신호에 의해 설정된 지연 시간을 저장하고, 상기 외부에서 입력된 신호를 상기 지연 시간에 따라 지연하는 지연 시간 기억부; 및 테스트 모드 신호를 입력받고, 상기 테스트 모드 신호가 제1 논리 레벨인 경우에는 상기 정상 지연부의 출력 신호를 지연 신호로서 출력하고, 상기 테스트 모드 신호가 제2 논리 레벨인 경우에는 상기 지연 시간 기억부의 출력 신호를 지연 신호로서 출력하는 선택부를 포함한다.

Description

지연 변경 장치{DEVICE FOR MODIFYING DELAY}
본 발명은 반도체 기술에 관한 것으로, 특히, 지연 변경 장치에 관한 것이다. 반도체 장치의 특성 또는 마진을 검토하기 위하여 테스트 모드에서 내부 회로의 지연 사간을 변경할 필요가 있으며, 이를 위해 지연 변경 장치가 사용되고 있다.
도 1은 종래의 지연 변경 회로를 나타낸 회로도로서, 이러한 종래의 지연 변경 회로는, 정상 동작용으로 장착되고, 6개의 인버터가 직렬로 연결되어 외부에서 입력된 신호(signal)를 지연하는 제1 지연부(110); 테스트 동작용으로 장착되고, 2개의 인버터가 직렬로 연결되어 입력된 신호(signal)를 제1 지연부(110)와 다른 지연 시간으로 지연하는 제2 지연부(120); 테스트 동작용으로 장착되고, 4개의 인버터가 직렬로 연결되어 입력된 신호(signal)를 제1 지연부(110) 및 제2 지연부(120)와 다른 지연 시간으로 지연하는 제3 지연부(130); 테스트 모드 신호(test_mode)의 반전 신호 및 제1 지연부(110)의 출력 신호를 입력받고, NAND 연산을 수행한 후 그 결과값을 출력하는 제1 NAND 게이트(141); 테스트 모드 신호(test_mode), 테스트 선택 신호(test_sel) 및 제1 지연부(110)의 출력 신호를 입력받고, NAND 연산을 수행한 후 그 결과값을 출력하는 제2 NAND 게이트(142); 테스트 모드 신호(test_mode), 테스트 선택 신호(test_sel)의 반전 신호 및 제1 지연부(110)의 출력 신호를 입력받고, NAND 연산을 수행한 후 그 결과값을 출력하는 제3 NAND 게이트(143); 및 제1 NAND 게이트(141)의 출력 신호, 제2 NAND 게이트(142)의 출력 신호 및 제3 NAND 게이트(143)의 출력 신호를 입력받고, NAND 연산을 수행한 후 그 결과값을 지연 신호(delay)로서 출력하는 제4 NAND 게이트(144)를 포함한다.
상술한 종래의 지연 변경 장치의 동작에 관하여 설명하면 다음과 같다.
먼저, 정상 동작에 있어서는, 테스트 모드 신호(test_mode)가 제1 논리 레벨(Low)로 비활성화되므로, 이러한 테스트 모드 신호(test_mode)의 반전 신호를 입력받는 제1 NAND 게이트(141) 만이 외부 신호(signal)에 대응하는 신호를 출력하게 되고, 제2 NAND 게이트(142) 및 제3 NAND 게이트(143)는 외부 신호(signal)와 상관없이 항상 제2 논리 레벨(High)의 신호를 출력하게 된다. 이후에, 제4 NAND 게이트(144)는, 제2 NAND 게이트(142) 및 제3 NAND 게이트(143)로부터 제2 논리 레벨(High)의 신호를 입력받고, 제1 NAND 게이트(141)로부터 외부 신호(signal)에 대응하는 신호를 입력받아 제1 지연부(110)의 지연 시간이 반영된 지연 신호(delay)를 출력하게 된다. 이때는, 테스트 모드가 아니므로, 테스트 선택 신호(test_sel) 역시 제1 논리 레벨(Low)로 비활성화된다.
또한, 테스트 동작에 있어서는, 테스트 모드 신호(test_mode)가 제2 논리 레벨(High)로 활성화되므로, 이러한 테스트 모드 신호(test_mode)의 반전 신호를 입력받는 제1 NAND 게이트(141)는 외부 신호(signal)와 상관없이 항상 제2 논리 레벨(High)의 신호를 출력한다.
먼저, 테스트 동작 중 제2 지연부(120)에 따른 지연 시간이 반영된 외부 신호(signal)에 대응하는 신호를 요구하는 경우에는, 테스트 선택 신호(test_sel)가제2 논리 레벨(High)로 활성화되고, 이러한 테스트 선택 신호(test_sel)의 반전 신호를 입력받는 제3 NAND 게이트(143)는 외부 신호(signal)와 상관없이 항상 제2 논리 레벨(High)의 신호를 출력하게 된다. 즉, 제2 NAND 게이트(142)만이 외부 신호(signal)에 대응하는 신호를 출력하게 된다. 이후에, 제4 NAND 게이트(144)는, 제1 NAND 게이트(141) 및 제3 NAND 게이트(143)로부터 제2 논리 레벨(High)의 신호를 입력받고, 제2 NAND 게이트(142)로부터 외부 신호(signal)에 대응하는 신호를 입력받아 제2 지연부(120)의 지연 시간이 반영된 지연 신호(delay)를 출력하게 된다.
또한, 테스트 동작 중 제3 지연부(130)에 따른 지연 시간이 반영된 외부 신호(signal)에 대응하는 신호를 요구하는 경우에는, 테스트 선택 신호(test_sel)가 제1 논리 레벨(High)로 비활성화되고, 이러한 테스트 선택 신호(test_sel)를 입력받는 제2 NAND 게이트(142)는 외부 신호(signal)와 상관없이 항상 제2 논리 레벨(High)의 신호를 출력하게 된다. 즉, 제3 NAND 게이트(143)만이 외부 신호(signal)에 대응하는 신호를 출력하게 된다. 이후에, 제4 NAND 게이트(144)는, 제1 NAND 게이트(141) 및 제2 NAND 게이트(142)로부터 제2 논리 레벨(High)의 신호를 입력받고, 제3 NAND 게이트(143)로부터 외부 신호(signal)에 대응하는 신호를 입력받아 제3 지연부(130)의 지연 시간이 반영된 지연 신호(delay)를 출력하게 된다.
그러나, 상술한 종래의 지연 변경 장치에 있어서는, 지연 시간이 고정되어 있으므로, 미리 예정된 지연 이외의 지연에 대한 테스트를 수행할 수 없는 문제점이 있다. 한편, 많은 수의 지연 회로를 장착하고 여러 비트의 테스트 어드레스를 디코딩하여 지연 회로를 선택하는 경우를 생각할 수 있는데, 이경우 지연 회로를 선택하기 위한 테스트 어드레스의 각 비트 마다 핀이 할당되어야 한다, 따라서 테스트 모드에서 할당되는 핀 수가 충분하지 않을 경우에는 다양한 지연 시간을 제공하는데 한계가 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 외부에서 다양한 지연 신호를 입력하고, 이렇게 입력된 지연 신호를 기억하는 장치를 장착함으로써, 다양한 지연 시간을 갖는 신호에 대한 테스트를 가능케 하는 지연 변경 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 지연 변경 회로를 나타낸 회로도.
도 2는 본 발명의 일 실시예에 의한 지연 변경 장치를 나타낸 블록도.
도 3은 본 발명의 일 실시예에 의한 지연 변경 장치 내에 장착된 지연 시간 기억부를 나타낸 블록도.
도 4는 본 발명의 일 실시예에 의한 지연 변경 장치의 동작을 나타낸 타이밍도.
도 5는 본 발명의 다른 실시예에 의한 지연 변경 장치 내에 장착된 단위 지연 회로를 나타낸 회로도.
도 6은 본 발명의 다른 실시예에 의한 지연 변경 장치 내에 장착된 지연 기억 수단을 나타낸 블록도.
도 7은 본 발명의 다른 실시예에 의한 지연 변경 장치를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 정상 지연부 220 : 지연 시간 기억부
230 : 선택부
상기 목적을 달성하기 위하여 본 발명의 지연 변경 장치는, 외부에서 입력된 신호를 지연하는 정상 지연부; 제어 신호에 의해 설정된 지연 시간을 저장하고, 상기 외부에서 입력된 신호를 상기 지연 시간에 따라 지연하는 지연 시간 기억부; 및 테스트 모드 신호를 입력받고, 상기 테스트 모드 신호가 제1 논리 레벨인 경우에는 상기 정상 지연부의 출력 신호를 지연 신호로서 출력하고, 상기 테스트 모드 신호가 제2 논리 레벨인 경우에는 상기 지연 시간 기억부의 출력 신호를 지연 신호로서 출력하는 선택부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 일 실시예에 의한 지연 변경 장치를 나타낸 블록도로서, 이러한 본 발명의 지연 변경 장치는, 정상 지연부(210), 지연 시간 기억부(220) 및 선택부(230)을 포함한다.
정상 지연부(210)는, 외부에서 입력된 신호(signal)를 지연한 후, 후술하는 선택부(230)로 출력하는 역할을 한다.
또한, 지연 시간 기억부(220)는, 제어 신호(control)에 의해 설정된 지연 시간을 저장하고, 상기 외부에서 입력된 신호(signal)를 상기 지연 시간에 따라 지연한 후, 후술하는 선택부(230)로 출력하는 역할을 한다.
한편, 선택부(230)는, 테스트 모드 신호(Test mode)를 입력받고, 상기 테스트 모드 신호(Test mode)가 제1 논리 레벨(Low)인 경우에는 상기 정상 지연부(210)의 출력 신호를 지연 신호(delay)로서 출력하고, 상기 테스트 모드 신호(Test mode)가 제2 논리 레벨(High)인 경우에는 상기 지연 시간 기억부(220)의 출력 신호를 지연 신호(delay)로서 출력하는 역할을 한다. 여기서, 상기 선택부(230)에 대하여 상세히 설명하면 다음과 같다.
상기 선택부(230) 내에 장착된 제1 인버터(231)는, 상기 테스트 모드 신호(Test mode)를 입력받아 반전한 후, 그 결과값을 후술하는 제1 NAND 게이트(232)로 출력하는 역할을 한다.
또한, 상기 선택부(230) 내에 장착된 제1 NAND 게이트(232)는, 상기 제1 인버터(231)의 출력 신호 및 상기 정상 지연부(210)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제3 NAND 게이트(234)로 출력하는 역할을 한다.
한편, 상기 선택부(230) 내에 장착된 제2 NAND 게이트(233)는, 상기 테스트 모드 신호(Test mode) 및 상기 지연 시간 기억부(220)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제3 NAND 게이트(234)로 출력하는 역할을 한다.
또한, 상기 선택부(230) 내에 장착된 제3 NAND 게이트(234)는, 상기 제1 NAND 게이트(232)의 출력 신호 및 상기 제2 NAND 게이트(233)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 지연 신호(delay)로서 출력하는 역할을 한다.
도 3은 상기 도 2의 지연 시간 기억부(220)을 예시한 회로도로서, 지연 시간 기억부(220)은, 제어부(310) 및 지연 기억 수단(320)을 포함한다.
제어부(310)는, 테스트 모드 신호(Test mode)를 입력받고, 상기 테스트 모드 신호(Test mode)가 제2 논리 레벨(High)인 동안, 상기 제어 신호(control)의 제2 논리 레벨(High)인 구간의 길이에 따라 복수개의 스위치 신호(p1~p3) 중 하나의 신호를 제2 논리 레벨(High)로 전환하고, 나머지 신호는 제1 논리 레벨(Low)로 전환하는 역할을 한다. 여기서, 상기 제어부(310)에 관하여 상세히 설명하면 다음과 같다.
상기 제어부(310) 내에 장착된 지연 체인(311)은, 각각 직렬로 연결된 복수개의 단위 지연부(311a~311e)를 구비하고, 상기 복수개의 단위 지연부(311a~311e)는 각각 상기 제어 신호(control)를 입력받는다.
이때, 상기 복수개의 단위 지연부(311a~311e) 중 제1 단위 지연부(311a)는, 상기 제어 신호(control)의 상승 에지 발생 시, 1 단위 지연 시간(T) 후에 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하고, 상기 제어 신호(control)의 하강 에지 발생과 동시에 다시 제1 논리 레벨(Low)로 하강하는 제1 단위 지연 신호(d1)를 후술하는 제어 신호 발생부(312)로 출력하는 역할을 한다. 여기서, 상기 제1 단위 지연부(311a)에 관하여 상세히 설명하면 다음과 같다.
상기 제1 단위 지연부(311a) 내에 장착된 제4 NAND 게이트(311a-1)는, 상기 제어 신호(control)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제2 인버터(311a-2)로 출력하는 역할을 한다.
또한, 상기 제1 단위 지연부(311a) 내에 장착된 제2 인버터(311a-2)는, 상기 제4 NAND 게이트(311a-1)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제1 단위 지연 신호(d1)로서 출력하는 역할을 한다.
또한, 상기 복수개의 단위 지연부(311a~311e) 중 제2 단위 지연부(311b)는, 상기 제어 신호(control)의 상승 에지 발생 시, 2 단위 지연 시간(2T) 후에 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하고, 상기 제어 신호(control)의 하강 에지 발생과 동시에 다시 제1 논리 레벨(Low)로 하강하는 제2 단위 지연신호(d2)를 후술하는 제어 신호 발생부(312)로 출력하는 역할을 한다. 여기서, 상기 제2 단위 지연부(311b)에 관하여 상세히 설명하면 다음과 같다.
상기 제2 단위 지연부(311b) 내에 장착된 제5 NAND 게이트(311b-1)는, 상기 제어 신호(control) 및 상기 제1 단위 지연 신호(d1)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제3 인버터(311b-2)로 출력하는 역할을 한다.
또한, 상기 제2 단위 지연부(311b) 내에 장착된 제3 인버터(311b-2)는, 상기 제5 NAND 게이트(311b-1)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제2 단위 지연 신호(d2)로서 출력하는 역할을 한다.
한편, 상기 복수개의 단위 지연부(311a~311e) 중 제3 단위 지연부(311c)는, 상기 제어 신호(control)의 상승 에지 발생 시, 3 단위 지연 시간(3T) 후에 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하고, 상기 제어 신호(control)의 하강 에지 발생과 동시에 다시 제1 논리 레벨(Low)로 하강하는 제3 단위 지연 신호(d3)를 후술하는 제어 신호 발생부(312)로 출력하는 역할을 한다. 여기서, 상기 제3 단위 지연부(311c)에 관하여 상세히 설명하면 다음과 같다.
상기 제3 단위 지연부(311c) 내에 장착된 제6 NAND 게이트(311c-1)는, 상기 제어 신호(control) 및 상기 제2 단위 지연 신호(d2)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제4 인버터(311c-2)로 출력하는 역할을 한다.
또한, 상기 제3 단위 지연부(311c) 내에 장착된 제4 인버터(311c-2)는, 상기 제6 NAND 게이트(311c-1)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제3 단위 지연 신호(d3)로서 출력하는 역할을 한다.
또한, 상기 복수개의 단위 지연부(311a~311e) 중 제4 단위 지연부(311d)는, 상기 제어 신호(control)의 상승 에지 발생 시, 4 단위 지연 시간(4T) 후에 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하고, 상기 제어 신호(control)의 하강 에지 발생과 동시에 다시 제1 논리 레벨(Low)로 하강하는 제4 단위 지연 신호(d4)를 후술하는 제어 신호 발생부(312)로 출력하는 역할을 한다. 여기서, 상기 제4 단위 지연부(311d)에 관하여 상세히 설명하면 다음과 같다.
상기 제4 단위 지연부(311d) 내에 장착된 제7 NAND 게이트(311d-1)는, 상기 제어 신호(control) 및 상기 제3 단위 지연 신호(d3)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제5 인버터(311d-2)로 출력하는 역할을 한다.
또한, 상기 제4 단위 지연부(311d) 내에 장착된 제5 인버터(311d-2)는, 상기 제7 NAND 게이트(311d-1)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제4 단위 지연 신호(d4)로서 출력하는 역할을 한다.
한편, 상기 복수개의 단위 지연부(311a~311e) 중 제5 단위 지연부(311e)는, 상기 제어 신호(control)의 상승 에지 발생 시, 5 단위 지연 시간(5T) 후에 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하고, 상기 제어 신호(control)의 하강 에지 발생과 동시에 다시 제1 논리 레벨(Low)로 하강하는 제5 단위 지연 신호를 후술하는 제어 신호 발생부(312)로 출력하는 역할을 한다. 여기서, 상기 제5 단위 지연부(311e)에 관하여 상세히 설명하면 다음과 같다.
상기 제5 단위 지연부(311e) 내에 장착된 제8 NAND 게이트(311e-1)는, 상기 제어 신호(control) 및 상기 제4 단위 지연 신호(d4)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 제6 인버터(311e-2)로 출력하는 역할을 한다.
또한, 상기 제5 단위 지연부(311e) 내에 장착된 제6 인버터(311e-2)는, 상기 제8 NAND 게이트(311e-1)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제5 단위 지연 신호로서 출력하는 역할을 한다.
물론, 상술한 복수개의 단위 지연부(311a~311e)에 있어서, 단위 지연 신호가 제1 논리 레벨(Low)에서 제2 논리 레벨(High)로 상승하기 전에 상기 제어 신호(control)의 하강 에지가 발생하면, 상기 단위 지연 신호는 제1 논리 레벨(Low)를 계속 유지하게 된다.
또한, 상기 제어부(310) 내에 장착된 제어 신호 발생부(312)는, 각각 병렬인 복수개의 단위 제어 신호 발생부(312a~312d)를 구비하고, 상기 복수개의 단위 제어 신호 발생부(312a~312d)는 각각 복수개의 단위 지연 신호 중 연속된 두 개의 단위 지연부(311a와 311b, 311b와 311c, 311c와 311d, 또는 311d와 311e)에서 출력된 두 개의 단위 지연 신호(d1과 d2, d2와 d3, d3와 d4 등)를 입력받는다.
이때, 상기 복수개의 단위 제어 신호 발생부(312a~312d) 중 제1 단위 제어 신호 발생부(312a)는, 상기 제1 단위 지연 신호(d1) 및 상기 제2 단위 지연 신호(d2)를 입력받고, 초기에는 제2 논리 레벨(High)인 제1 세트 신호(set1)를 출력하며, 상기 제1 단위 지연 신호(d1)가 제2 논리 레벨(High)이고, 상기 제2 단위 지연 신호(d2)가 제1 논리 레벨(Low)인 경우에는 제1 논리 레벨(Low)인 제1 세트 신호(set1)를 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다. 여기서, 상기 제1 단위 제어 신호 발생부(312a)에 관하여 상세히 설명하면 다음과 같다.
상기 제1 단위 제어 신호 발생부(312a) 내에 장착된 제7 인버터(312a-1)는, 상기 제2 단위 지연 신호(d2)를 입력받아 반전한 후, 그 결과값을 후술하는 제9 NAND 게이트(312a-2)로 출력하는 역할을 한다.
또한, 상기 제1 단위 제어 신호 발생부(312a) 내에 장착된 제9 NAND 게이트(312a-2)는, 상기 제7 인버터(312a-1)의 출력 신호 및 상기 제1 단위 지연 신호(d1)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다.
한편, 상기 복수개의 단위 제어 신호 발생부(312a~312d) 중 제2 단위 제어 신호 발생부(312b)는, 상기 제2 단위 지연 신호(d2) 및 상기 제3 단위 지연 신호(d3)를 입력받고, 초기에는 제2 논리 레벨(High)인 제2 세트 신호(set2)를 출력하며, 상기 제2 단위 지연 신호(d2)가 제2 논리 레벨(High)이고, 상기 제3 단위 지연 신호(d3)가 제1 논리 레벨(Low)인 경우에는 제1 논리 레벨(Low)인 제2 세트 신호(set2)를 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다. 여기서, 상기 제2 단위 제어 신호 발생부(312b)에 관하여 상세히 설명하면 다음과 같다.
상기 제2 단위 제어 신호 발생부(312b) 내에 장착된 제8 인버터(312b-1)는, 상기 제3 단위 지연 신호(d3)를 입력받아 반전한 후, 그 결과값을 후술하는 제10 NAND 게이트(312b-2)로 출력하는 역할을 한다.
또한, 상기 제2 단위 제어 신호 발생부(312b) 내에 장착된 제10 NAND 게이트(312b-2)는, 상기 제8 인버터(312b-1)의 출력 신호 및 상기 제2 단위 지연 신호(d2)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 플립플롭군(313)으로 출력하는 역할을 한다.
또한, 상기 복수개의 단위 제어 신호 발생부(312a~312d) 중 제3 단위 제어 신호 발생부(312c)는, 상기 제3 단위 지연 신호(d3) 및 상기 제4 단위 지연 신호(d4)를 입력받고, 초기에는 제2 논리 레벨(High)인 제3 세트 신호(set3)를 출력하며, 상기 제3 단위 지연 신호(d3)가 제2 논리 레벨(High)이고, 상기 제4 단위 지연 신호(d4)가 제1 논리 레벨(Low)인 경우에는 제1 논리 레벨(Low)인 제3 세트 신호(set3)를 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다. 여기서, 상기 제3 단위 제어 신호 발생부(312c)에 관하여 상세히 설명하면 다음과 같다.
상기 제3 단위 제어 신호 발생부(312c) 내에 장착된 제9 인버터(312c-1)는, 상기 제4 단위 지연 신호(d4)를 입력받아 반전한 후, 그 결과값을 후술하는 제11 NAND 게이트(312c-2)로 출력하는 역할을 한다.
또한, 상기 제3 단위 제어 신호 발생부(312c) 내에 장착된 제11 NAND 게이트(312c-2)는, 상기 제9 인버터(312c-1)의 출력 신호 및 상기 제3 단위 지연 신호(d3)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다.
한편, 상기 복수개의 단위 제어 신호 발생부(312a~312d) 중 제4 단위 제어 신호 발생부(312d)는, 상기 제4 단위 지연 신호(d4) 및 상기 제5 단위 지연 신호를 입력받고, 초기에는 제2 논리 레벨(High)인 제4 세트 신호(set4)를 출력하며, 상기 제4 단위 지연 신호(d4)가 제2 논리 레벨(High)이고, 상기 제5 단위 지연 신호가 제1 논리 레벨(Low)인 경우에는 제1 논리 레벨(Low)인 제4 세트 신호(set4)를 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다. 여기서, 상기 제4 단위 제어 신호 발생부(312d)에 관하여 상세히 설명하면 다음과 같다.
상기 제4 단위 제어 신호 발생부(312d) 내에 장착된 제10 인버터(312d-1)는, 상기 제5 단위 지연 신호를 입력받아 반전한 후, 그 결과값을 후술하는 제12 NAND 게이트(312d-2)로 출력하는 역할을 한다.
또한, 상기 제4 단위 제어 신호 발생부(312d) 내에 장착된 제12 NAND 게이트(312d-2)는, 상기 제10 인버터(312d-1)의 출력 신호 및 상기 제4 단위 지연 신호(d4)를 입력받아 NAND 연산을 수행한 후, 그 결과값을 후술하는 플립플롭 군(313)으로 출력하는 역할을 한다.
한편, 플립플롭 군(313)은, 복수개의 플립 플롭을 포함하고, 상기 테스트 모드 신호(Test mode)를 입력받으며, 상기 테스트 모드 신호(Test mode)가 제2 논리 레벨(High)인 동안, 상기 제어 신호 발생부(312)로부터 복수개의 세트 신호(set1~set4)를 입력받고, 상기 복수개의 세트 신호(set1~set4)의 제어에 따라 복수개의 스위치 신호(p1~p3) 중 하나의 신호를 제2 논리 레벨(High)로 전환하고, 나머지 신호는 제1 논리 레벨(Low)로 전환하는 역할을 한다.
이 때, 상기 복수개의 플립플롭 중 제1 플립플롭(313a)은, 상기 테스트 모드 신호(Test mode), 상기 제1 세트 신호(set1) 및 상기 제2 세트 신호(set2)를 입력받고, 최초에는 제1 논리 레벨(low)인 제1 스위치 신호(p1)를 출력하다가, 상기 제1 세트 신호(set1)가 제1 논리 레벨(low)로 전환되면 상기 제1 스위치 신호(p1)를 제2 논리 레벨(High)로 전환하며, 상기 제2 세트 신호(set2)가 제2 논리레벨(High)로 전환되면 상기 제1 스위치 신호(p1)를 다시 제1 논리 레벨(Low)로 전환하는 역할을 한다.
또한, 상기 복수개의 플립플롭 중 제2 플립플롭(313b)은, 상기 테스트 모드 신호(Test mode), 상기 제2 세트 신호(set2) 및 상기 제3 세트 신호(set3)를 입력받고, 최초에는 제1 논리 레벨(low)인 제2 스위치 신호(p2)를 출력하다가, 상기 제2 세트 신호(set2)가 제1 논리 레벨(low)로 전환되면 상기 제2 스위치 신호(p2)를 제2 논리 레벨(High)로 전환하며, 상기 제3 세트 신호(set3)가 제2 논리 레벨(High)로 전환되면 상기 제2 스위치 신호(p2)를 다시 제1 논리 레벨(Low)로 전환하는 역할을 한다.
한편, 상기 복수개의 플립플롭 중 제3 플립플롭(313c)은, 상기 테스트 모드 신호(Test mode), 상기 제3 세트 신호(set3) 및 상기 제4 세트 신호(set4)를 입력받고, 최초에는 제1 논리 레벨(low)인 제3 스위치 신호(p3)를 출력하다가, 상기 제3 세트 신호(set3)가 제1 논리 레벨(low)로 전환되면 상기 제3 스위치 신호(p3)를 제2 논리 레벨(High)로 전환하며, 상기 제4 세트 신호(set4)가 제2 논리 레벨(High)로 전환되면 상기 제3 스위치 신호(p3)를 다시 제1 논리 레벨(Low)로 전환하는 역할을 한다.
또한, 지연 기억 수단(320)은, 복수개의 단위 지연 회로 및 복수개의 스위치를 포함하고, 외부 신호(signal)를 입력받으며, 상기 복수개의 스위치 신호(p1~p3)를 입력받아 상기 복수개의 단위 지연 회로 중 일부 단위 지연 회로를 통하여 상기 외부 신호(signal)가 통과하도록 함으로써, 중간 지연 신호(OUT)를 생성하는 역할을 한다.
이 때, 상기 복수개의 단위 지연 회로 중 제1 단위 지연 회로(321)는, 직렬로 연결된 2개의 인버터로 구성되며, 상기 외부 신호(signal)를 입력받아 일정 시간 지연시킨 후 출력하는 역할을 한다.
또한, 상기 복수개의 스위치 중 제1 스위치(322)는, 제1 단자는 상기 지연 기억 수단(320)의 출력단을 형성하고, 제2 단자는 상기 제1 단위 지연 회로(321)의 출력 단자에 연결되어, 상기 제1 스위치 신호(p1)가 제2 논리 레벨(High)인 경우에 상기 제1 단위 지연 회로(321)의 출력 신호를 상기 중간 지연 신호(OUT)로서 출력되도록 도통시키는 역할을 한다.
한편, 상기 복수개의 단위 지연 회로 중 제2 단위 지연 회로(323)는, 직렬로 연결된 2개의 인버터로 구성되며, 상기 제1 단위 지연 회로(321)의 출력 신호를 입력받아 일정 시간 지연시킨 후 출력하는 역할을 한다.
또한, 상기 복수개의 스위치 중 제2 스위치(324)는, 제1 단자는 상기 지연 기억 수단(320)의 출력단을 형성하고, 제2 단자는 상기 제2 단위 지연 회로(323)의 출력 단자에 연결되어, 상기 제2 스위치 신호(p2)가 제2 논리 레벨(High)인 경우에 상기 제2 단위 지연 회로(323)의 출력 신호를 상기 중간 지연 신호(OUT)로서 출력되도록 도통시키는 역할을 한다.
한편, 상기 복수개의 단위 지연 회로 중 제3 단위 지연 회로(325)는, 직렬로 연결된 2개의 인버터로 구성되며, 상기 제2 단위 지연 회로(323)의 출력 신호를 입력받아 일정 시간 지연시킨 후 출력하는 역할을 한다.
또한, 상기 복수개의 스위치 중 제3 스위치(326)는, 제1 단자는 상기 지연 기억 수단(320)의 출력단을 형성하고, 제2 단자는 상기 제3 단위 지연 회로(325)의 출력 단자에 연결되어, 상기 제3 스위치 신호(p3)가 제2 논리 레벨(High)인 경우에 상기 제3 단위 지연 회로(325)의 출력 신호를 상기 중간 지연 신호(OUT)로서 출력되도록 도통시키는 역할을 한다.
도 5는 본 발명의 다른 실시예에 의한 지연 변경 장치 내에 장착된 단위 지연 회로(321)를 나타낸 회로도로서, 상기 단위 지연 회로(321)는, 도 5에 도시된 바와 같이 입력 단자를 서로 묶은 NAND 게이트(501, 503) 및 인버터(502, 504)를 번갈아 직렬로 연결한 형태를 가질 수 있다. 이를 통하여 지연 신호를 입력 신호의 일정 배수 형태가 되도록 조정할 수 있다.
도 6은 본 발명의 다른 실시예에 의한 지연 변경 장치 내에 장착된 지연 기억 수단(320)을 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
인에이블 신호 처리부(610)는, 인에이블 신호(EN) 및 상기 외부 입력 신호(signal)를 입력받아 카운터 입력 신호를 생성하고, 상기 카운터 입력 신호를 후술하는 복수개의 카운터(620, 630)로 출력하는 역할을 한다. 여기서, 상기 인에이블 신호 처리부(610)에 관하여 상세히 설명하면 다음과 같다.
상기 인에이블 신호 처리부(610) 내에 장착된 제11 인버터(611)는, 상기 외부 입력 신호(signal)를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 인에이블 신호 처리부(610) 내에 장착된 제13 NAND 게이트(612)는, 상기 인에이블 신호(EN) 및 상기 제11 인버터(611)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 인에이블 신호 처리부(610) 내에 장착된 제12 인버터(613)는, 상기 제13 NAND 게이트(612)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 인에이블 신호 처리부(610) 내에 장착된 제13 인버터(614)는, 상기 제12 인버터(613)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 인에이블 신호 처리부(610) 내에 장착된 제14 인버터(615)는, 상기 제13 인버터(614)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제11 인버터(611)로 출력하는 역할을 한다.
또한, 상기 인에이블 신호 처리부(610) 내에 장착된 제15 인버터(616)는, 상기 제13 NAND 게이트(612)의 출력 신호를 입력받아 반전한 후, 그 결과값을 후술하는 복수개의 카운터(620, 630)로 출력하는 역할을 한다.
한편, 복수개의 카운터(620, 630)는, 상기 인에이블 신호 처리부(610)의 카운터 입력 신호 및 상기 인에이블 신호(EN)를 입력받고, 2배 씩 증가하는 딜레이를 제공하는 역할을 한다. 여기서, 상기 복수개의 카운터(620, 630) 중 하나의 카운터(620)의 예를 들어 이에 관하여 상세히 설명하면 다음과 같다.
상기 카운터(620) 내에 장착된 제1 트랜지스터(621)는, 게이트 단자로 상기카운터 입력 신호를 입력받는다.
또한, 상기 카운터(620) 내에 장착된 제16 인버터(622)는, 입력 단자가 상기 제1 트랜지스터(621)의 소스 단자와 연결되고, 입력 단자를 통하여 입력된 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 카운터(620) 내에 장착된 제17 인버터(623)는, 상기 제16 인버터(622)의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제16 인버터(622)로 출력하는 역할을 한다.
또한, 상기 카운터(620) 내에 장착된 제2 트랜지스터(624)는, 게이트 단자로 상기 카운터 입력 신호를 입력받고, 드레인 단자는 상기 제16 인버터(622)의 출력 단자에 연결된다.
한편, 상기 카운터(620) 내에 장착된 제18 인버터(625)는, 입력 단자가 상기 제2 트랜지스터(624)의 소스 단자와 연결되고, 입력 단자를 통하여 입력된 신호를 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 카운터(620) 내에 장착된 제14 NAND 게이트(626)는, 상기 인에이블 신호(EN) 및 상기 제18 인버터(625)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 제18 인버터(625)로 출력하는 역할을 한다.
한편, 상기 카운터(620) 내에 장착된 제19 인버터(627)는, 출력 단자가 상기 제1 트랜지스터(621)의 드레인 단자에 연결되고, 상기 제18 인버터(625)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
복수개의 스위치(641, 642, 643)는, 제1 단자는 상기 지연 기억 수단(320)의출력단을 형성하고, 제2 단자는 상기 복수개의 카운터(620, 630)의 출력 단자에 연결되어, 상기 복수개의 스위치 신호(p1, p2, p3)가 제2 논리 레벨(High)인 경우에 상기 복수개의 카운터(620, 630)의 출력 신호를 상기 중간 지연 신호(OUT)로서 출력되도록 도통시키는 역할을 한다.
도 7은 본 발명의 다른 실시예에 의한 지연 변경 장치를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
클럭 버퍼(710)는, 외부 클럭(CLK)을 입력받아 일시적으로 저장한 후, 후술하는 클럭 신호 조정부(720)로 출력하는 역할을 한다.
또한, 클럭 신호 조정부(720)는, 상기 인에이블 신호(EN), 상기 클럭 버퍼(710)의 출력 신호, 상기 지연 기억 수단(320)의 출력 신호 및 상기 테스트 모드 신호(Test mode)를 입력받고, 상기 인에이블 신호(EN)가 제2 논리 레벨(High)인 경우에, 상기 테스트 모드 신호(Test mode)가 제2 논리 레벨(High)이면, 상기 지연 기억 수단(320)의 출력 신호를 내부 클럭(internal CLK)으로서 도통시키고, 상기 테스트 모드 신호(Test mode)가 제1 논리 레벨(Low)이면, 상기 클럭 버퍼(710)의 출력 신호를 내부 클럭(internal CLK)으로서 도통시키는 역할을 한다. 여기서, 상기 클럭 신호 조정부(720)에 관하여 상세히 설명하면 다음과 같다.
상기 클럭 신호 조정부(720) 내에 장착된 제15 NAND 게이트(721)는, 상기 인에이블 신호(EN) 및 상기 지연 기억 수단(320)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 클럭 신호 조정부(720) 내에 장착된 제20 인버터(722)는, 상기 테스트 모드 신호(Test mode)를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 클럭 신호 조정부(720) 내에 장착된 제21 인버터(723)는, 상기 제20 인버터(722)의 출력 신호를 입력받아 반전한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 클럭 신호 조정부(720) 내에 장착된 제1 패스 게이트(724)는, 상기 제20 인버터(722)의 출력 신호가 제1 논리 레벨(Low)인 경우에 상기 제15 NAND 게이트(721)의 출력 신호를 상기 내부 클럭(internal CLK)으로서 도통시키는 역할을 한다.
한편, 상기 클럭 신호 조정부(720) 내에 장착된 제2 패스 게이트(725)는, 상기 제20 인버터(722)의 출력 신호가 제2 논리 레벨(High)인 경우에 상기 클럭 버퍼(710)의 출력 신호를 상기 내부 클럭(internal CLK)으로서 도통시키는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 지연 변경 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 상술한 본 발명의 지연 변경 장치의 동작에 관하여 설명하면 다음과 같다.
먼저, 일반 모드인 경우에, 정상 지연부(210)은, 외부에서 입력된 신호(signal)를 지연한 후, 선택부(230)으로 출력한다. 이후에, 선택부(230)은, 테스트 모드 신호(Test mode)를 입력받는데, 이 때, 테스트 모드 신호(Test mode)가 제1 논리 레벨(Low)이므로, 정상 지연부(210)의 출력 신호를 지연 신호(delay)로서 출력하게 된다. 즉, 제1 인버터(231)는, 테스트 모드 신호(Test mode)를 입력받아 반전하여 제2 논리 레벨(High)인 신호를 제1 NAND 게이트(232)로 출력하고, 이후에, 제1 NAND 게이트(232)는, 제1 인버터(231)의 출력 신호 및 정상 지연부(210)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 제3 NAND 게이트(234)로 출력하게 되므로, 정상 지연부(210)의 출력 신호가 결과값에 그대로 반영된다. 한편, 제2 NAND 게이트(233)는, 제1 논리 레벨(Low)인 테스트 모드 신호(Test mode) 및 지연 시간 기억부(220)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 제3 NAND 게이트(234)로 출력하므로, 지연 시간 기억부(220)의 출력 신호에 관계없이 항상 제2 논리 레벨(High)인 신호를 출력하게 된다. 이후에, 제3 NAND 게이트(234)는, 제1 NAND 게이트(232)의 출력 신호 및 제2 NAND 게이트(233)의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 지연 신호(delay)로서 출력하므로, 정상 지연부(210)에 의한 신호가 지연 신호로서 출력된다.
또한, 테스트 모드의 경우에, 지연 시간 기억부(220)은, 제어 신호(control)에 의해 설정된 지연 시간을 저장하고, 외부에서 입력된 신호(signal)를 상기 지연 시간에 따라 지연한 후, 선택부(230)으로 출력하는데, 이러한 과정을 상세히 설명하면 다음과 같다.
먼저, 제어부(310)는, 테스트 모드 신호(Test mode)를 입력받는데, 테스트 모드이므로, 이러한 테스트 모드 신호(Test mode)는 제2 논리 레벨(High)로 전환된다. 이때, 제어부(310) 내에 장착된 지연 체인(311)은, 각각 직렬로 연결된 복수개의 단위 지연부(311a~311e)를 구비하여, 제어 신호(control)를 입력받는데, 이러한 제어 신호(control)의 상승 에지 발생 시, 제1 단위 지연부(311a)는 1 단위 지연 시간(1T)에 해당하는 시간이 흐른 후에 상승 에지가 반영된 신호를 출력하게 된다. 이러한 단위 시간은 하나의 NAND 게이트(311a-1) 및 하나의 인버터(311a-2)를 통과함으로써 발생되는 지연 시간이다. 또한, 제2 단위 지연부(311b)는, 제어 신호(control)의 상승 에지 발생 시, 2 단위 지연 시간(2T) 후에 상승 에지가 반영된 신호를 출력하게 되며, 이러한 방식으로 생성된 복수개의 단위 지연 신호는 제어 신호(control)가 제1 논리 레벨(Low)로 비활성화됨에 따라 제1 논리 레벨(Low)로 전환하게 된다. 이후에, 제어부(310) 내에 장착된 제어 신호 발생부(312)는, 각각 복수개의 단위 지연 신호 중 연속된 두 개의 단위 지연부(311a와 311b, 311b와 311c, 311c와 311d, 또는 311d와 311e)에서 출력된 두 개의 단위 지연 신호를 통하여 복수개의 세트 신호를 생성하는데, 예를 들면, 복수개의 단위 제어 신호 발생부(312a~312d) 중 제1 단위 제어 신호 발생부(312a)의 경우에, 제1 단위 지연 신호(d1) 및 제2 단위 지연 신호(d2)를 입력받고, 초기에는 제2 논리 레벨(High)인 제1 세트 신호(set1)를 출력하며, 제1 단위 지연 신호(d1)가 제2 논리 레벨(High)이고, 제2 단위 지연 신호(d2)가 제1 논리 레벨(Low)인 경우에는 제1 논리 레벨(Low)인 제1 세트 신호(set1)를 플립플롭 군(313)으로 출력하게 된다. 즉, 일정한 시간 중에 복수개의 세트 신호 중 하나의 신호만이 제1 논리 레벨(Low)로 전환될 수 있다. 이후에, 플립플롭 군(313)은, 테스트 모드 신호(Test mode)를 입력받아, 상기 테스트 모드 신호(Test mode)가 제2 논리 레벨(High)인 동안, 제어 신호 발생부(312)로부터 복수개의 세트 신호(set1~set4)를 입력받고, 복수개의 세트 신호(set1~set4)의 제어에 따라 복수개의 스위치 신호(p1~p3) 중 하나의 신호를 제2 논리 레벨(High)로 전환하고, 나머지 신호는 제1 논리 레벨(Low)로 전환하게 된다. 이에 관하여 상세히 설명하면, 복수개의 세트 신호는 최초에 제2 논리 레벨(High)인데, 제1 세트 신호(set1)가 제1 논리 레벨(low)로 전환되면 제1 스위치 신호(p1)를 제2 논리 레벨(High)로 전환하고, 제2 세트 신호(set2)가 제2 논리 레벨(High)로 전환되면 제1 스위치 신호(p1)를 다시 제1 논리 레벨(Low)로 전환하게 된다. 이후에, 지연 기억 수단(320)은, 외부 신호(signal)를 입력받고, 복수개의 스위치 신호(p1~p3)를 입력받아 복수개의 단위 지연 회로 중 일부 단위 지연 회로를 통하여 외부 신호(signal)가 통과하도록 함으로써, 중간 지연 신호(OUT)를 생성하게 된다. 즉, 제2 논리 레벨(High)인 스위치 신호가 스위치로 입력되면, 트랜지스터의 드레인 소스간 경로가 도통되어, 스위치 연결 이전에 장착된 단위 지연 회로만을 통과한 신호가 중간 지연 신호(OUT)로서 출력되는 것이다. 즉, 스위치 신호에 따라 중간 지연 신호(OUT)의 지연 시간이 조절된다. 이후의 과정은 상술한 일반 모드에서의 동작과 유사하므로 편의상 설명은 생략한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이아니다.
본 발명은, 외부에서 다양한 지연 신호를 입력하고, 이렇게 입력된 지연 신호를 기억하는 장치를 장착함으로써, 다양한 지연 시간을 갖는 신호에 대한 테스트를 가능케 하는 이점이 있다.

Claims (23)

  1. 외부에서 입력된 신호를 지연하는 정상 지연부;
    제어 신호에 의해 설정된 지연 시간을 저장하고, 상기 외부에서 입력된 신호를 상기 지연 시간에 따라 지연하는 지연 시간 기억부; 및
    테스트 모드 신호를 입력받고, 상기 테스트 모드 신호가 제1 논리 레벨인 경우에는 상기 정상 지연부의 출력 신호를 지연 신호로서 출력하고, 상기 테스트 모드 신호가 제2 논리 레벨인 경우에는 상기 지연 시간 기억부의 출력 신호를 지연 신호로서 출력하는 선택부
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  2. 제1항에 있어서, 상기 선택부는,
    상기 테스트 모드 신호를 입력받아 반전하는 제1 인버터;
    상기 제1 인버터의 출력 신호 및 상기 정상 지연부의 출력 신호를 입력받아 NAND 연산을 수행하는 제1 NAND 게이트;
    상기 테스트 모드 신호 및 상기 지연 시간 기억부의 출력 신호를 입력받아 NAND 연산을 수행하는 제2 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 지연 신호로서 출력하는 제3NAND 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  3. 제1항에 있어서, 상기 지연 시간 기억부는,
    상기 테스트 모드 신호를 입력받고, 상기 테스트 모드 신호가 제2 논리 레벨인 동안, 상기 제어 신호의 제2 논리 레벨인 구간의 길이에 따라 복수개의 스위치 신호 중 하나의 신호를 제2 논리 레벨로 전환하고, 나머지 신호는 제1 논리 레벨로 전환하는 제어부; 및
    복수개의 단위 지연 회로 및 복수개의 스위치를 포함하고, 외부 신호를 입력받으며, 상기 복수개의 스위치 신호를 입력받아 상기 복수개의 단위 지연 회로 중 일부 단위 지연 회로를 통하여 상기 외부 신호가 통과하도록 함으로써, 중간 지연 신호를 생성하는 지연 기억 수단
    을 포함하는 것을 특징으로 하는 지연 변경 장치.
  4. 제3항에 있어서, 상기 제어부는,
    각각 상기 제어 신호를 입력받고, 단위 지연 신호를 생성하며, 각각 직렬로 연결된 복수개의 단위 지연부
    를 포함하는 지연 체인;
    각각 복수개의 상기 단위 지연 신호 중 연속된 두 개의 단위 지연부에서 출력된 두 개의 단위 지연 신호를 입력받고, 각각 병렬인 복수개의 단위 제어 신호 발생부
    를 포함하는 제어 신호 발생부;
    복수개의 플립플롭을 포함하고, 상기 테스트 모드 신호를 입력받으며, 상기 테스트 모드 신호가 제2 논리 레벨인 동안, 상기 제어 신호 발생부로부터 복수개의 세트 신호를 입력받고, 상기 복수개의 세트 신호의 제어에 따라 복수개의 스위치 신호 중 하나의 신호를 제2 논리 레벨로 전환하고, 나머지 신호는 제1 논리 레벨로 전환하는 플립플롭 군
    을 포함하는 것을 특징으로 하는 지연 변경 장치.
  5. 제4항에 있어서, 상기 복수개의 단위 지연부는,
    상기 제어 신호의 상승 에지 발생 시, 1 단위 지연 시간 후에 제1 논리 레벨에서 제2 논리 레벨로 상승하고, 상기 제어 신호의 하강 에지 발생과 동시에 다시 제1 논리 레벨로 하강하는 제1 단위 지연 신호를 상기 제어 신호 발생부로 출력하는 제1 단위 지연부;
    상기 제어 신호의 상승 에지 발생 시, 2 단위 지연 시간 후에 제1 논리 레벨에서 제2 논리 레벨로 상승하고, 상기 제어 신호의 하강 에지 발생과 동시에 다시 제1 논리 레벨로 하강하는 제2 단위 지연 신호를 상기 제어 신호 발생부로 출력하는 제2 단위 지연부;
    상기 제어 신호의 상승 에지 발생 시, 3 단위 지연 시간 후에 제1 논리 레벨에서 제2 논리 레벨로 상승하고, 상기 제어 신호의 하강 에지 발생과 동시에 다시 제1 논리 레벨로 하강하는 제3 단위 지연 신호를 상기 제어 신호 발생부로 출력하는 제3 단위 지연부;
    상기 제어 신호의 상승 에지 발생 시, 4 단위 지연 시간 후에 제1 논리 레벨에서 제2 논리 레벨로 상승하고, 상기 제어 신호의 하강 에지 발생과 동시에 다시 제1 논리 레벨로 하강하는 제4 단위 지연 신호를 상기 제어 신호 발생부로 출력하는 제4 단위 지연부; 및
    상기 제어 신호의 상승 에지 발생 시, 5 단위 지연 시간 후에 제1 논리 레벨에서 제2 논리 레벨로 상승하고, 상기 제어 신호의 하강 에지 발생과 동시에 다시 제1 논리 레벨로 하강하는 제5 단위 지연 신호를 상기 제어 신호 발생부로 출력하는 제5 단위 지연부
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  6. 제5항에 있어서, 상기 제1 단위 지연부는,
    상기 제어 신호를 입력받아 NAND 연산을 수행하는 제4 NAND 게이트; 및
    상기 제4 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제1 단위 지연 신호로서 출력하는 제2 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  7. 제5항에 있어서, 상기 제2 단위 지연부는,
    상기 제어 신호 및 상기 제1 단위 지연 신호를 입력받아 NAND 연산을 수행하는 제5 NAND 게이트; 및
    상기 제5 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제2 단위 지연 신호로서 출력하는 제3 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  8. 제5항에 있어서, 상기 제3 단위 지연부는,
    상기 제어 신호 및 상기 제2 단위 지연 신호를 입력받아 NAND 연산을 수행하는 제6 NAND 게이트; 및
    상기 제6 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제3 단위 지연 신호로서 출력하는 제4 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  9. 제5항에 있어서, 상기 제4 단위 지연부는,
    상기 제어 신호 및 상기 제3 단위 지연 신호를 입력받아 NAND 연산을 수행하는 제7 NAND 게이트; 및
    상기 제7 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제4 단위 지연 신호로서 출력하는 제5 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  10. 제5항에 있어서, 상기 제5 단위 지연부는,
    상기 제어 신호 및 상기 제4 단위 지연 신호를 입력받아 NAND 연산을 수행하는 제8 NAND 게이트;
    상기 제8 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제5 단위 지연 신호로서 출력하는 제6 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  11. 제5항에 있어서, 상기 복수개의 단위 제어 신호 발생부는,
    상기 제1 단위 지연 신호 및 상기 제2 단위 지연 신호를 입력받고, 초기에는 제2 논리 레벨인 제1 세트 신호를 출력하며, 상기 제1 단위 지연 신호가 제2 논리 레벨이고, 상기 제2 단위 지연 신호가 제1 논리 레벨인 경우에는 제1 논리 레벨인 제1 세트 신호를 상기 플립플롭 군으로 출력하는 제1 단위 제어 신호 발생부;
    상기 제2 단위 지연 신호 및 상기 제3 단위 지연 신호를 입력받고, 초기에는 제2 논리 레벨인 제2 세트 신호를 출력하며, 상기 제2 단위 지연 신호가 제2 논리 레벨이고, 상기 제3 단위 지연 신호가 제1 논리 레벨인 경우에는 제1 논리 레벨인 제2 세트 신호를 상기 플립플롭 군으로 출력하는 제2 단위 제어 신호 발생부;
    상기 제3 단위 지연 신호 및 상기 제4 단위 지연 신호를 입력받고, 초기에는 제2 논리 레벨인 제3 세트 신호를 출력하며, 상기 제3 단위 지연 신호가 제2 논리 레벨이고, 상기 제4 단위 지연 신호가 제1 논리 레벨인 경우에는 제1 논리 레벨인 제3 세트 신호를 상기 플립플롭 군으로 출력하는 제3 단위 제어 신호 발생부; 및
    상기 제4 단위 지연 신호 및 상기 제5 단위 지연 신호를 입력받고, 초기에는 제2 논리 레벨인 제4 세트 신호를 출력하며, 상기 제4 단위 지연 신호가 제2 논리 레벨이고, 상기 제5 단위 지연 신호가 제1 논리 레벨인 경우에는 제1 논리 레벨인 제4 세트 신호를 상기 플립플롭 군으로 출력하는 제4 단위 제어 신호 발생부
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  12. 제11항에 있어서, 상기 제1 단위 제어 신호 발생부는,
    상기 제2 단위 지연 신호를 입력받아 반전하는 제7 인버터; 및
    상기 제7 인버터의 출력 신호 및 상기 제1 단위 지연 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 플립플롭 군으로 출력하는 제9 NAND 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  13. 제11항에 있어서, 상기 제2 단위 제어 신호 발생부는,
    상기 제3 단위 지연 신호를 입력받아 반전하는 제8 인버터; 및
    상기 제8 인버터의 출력 신호 및 상기 제2 단위 지연 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 플립플롭 군으로 출력하는 제10 NAND 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  14. 제11항에 있어서, 상기 제3 단위 제어 신호 발생부는,
    상기 제4 단위 지연 신호를 입력받아 반전하는 제9 인버터; 및
    상기 제9 인버터의 출력 신호 및 상기 제3 단위 지연 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 플립플롭 군으로 출력하는 제11 NAND 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  15. 제11항에 있어서, 상기 제4 단위 제어 신호 발생부는,
    상기 제5 단위 지연 신호를 입력받아 반전하는 제10 인버터; 및
    상기 제10 인버터의 출력 신호 및 상기 제4 단위 지연 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 플립플롭 군으로 출력하는 제12 NAND 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  16. 제11항에 있어서, 상기 복수개의 플립플롭은,
    상기 테스트 모드 신호, 상기 제1 세트 신호 및 상기 제2 세트 신호를 입력받고, 최초에는 제1 논리 레벨인 제1 스위치 신호를 출력하다가, 상기 제1 세트 신호가 제1 논리 레벨로 전환되면 상기 제1 스위치 신호를 제2 논리 레벨로 전환하며, 상기 제2 세트 신호가 제2 논리 레벨로 전환되면 상기 제1 스위치 신호를 다시 제1 논리 레벨로 전환하는 제1 플립플롭;
    상기 테스트 모드 신호, 상기 제2 세트 신호 및 상기 제3 세트 신호를 입력받고, 최초에는 제1 논리 레벨인 제2 스위치 신호를 출력하다가, 상기 제2 세트 신호가 제1 논리 레벨로 전환되면 상기 제2 스위치 신호를 제2 논리 레벨로 전환하며, 상기 제3 세트 신호가 제2 논리 레벨로 전환되면 상기 제2 스위치 신호를 다시 제1 논리 레벨로 전환하는 제2 플립플롭; 및
    상기 테스트 모드 신호, 상기 제3 세트 신호 및 상기 제4 세트 신호를 입력받고, 최초에는 제1 논리 레벨인 제3 스위치 신호를 출력하다가, 상기 제3 세트 신호가 제1 논리 레벨로 전환되면 상기 제3 스위치 신호를 제2 논리 레벨로 전환하며, 상기 제4 세트 신호가 제2 논리 레벨로 전환되면 상기 제3 스위치 신호를 다시 제1 논리 레벨로 전환하는 제3 플립플롭
    을 포함하는 것을 특징으로 하는 지연 변경 장치.
  17. 제16항에 있어서, 상기 복수개의 단위 지연 회로는,
    직렬로 연결된 2개의 인버터로 구성되며, 상기 외부 신호를 입력받아 일정 시간 지연시킨 후 출력하는 제1 단위 지연 회로;
    직렬로 연결된 2개의 인버터로 구성되며, 상기 제1 단위 지연 회로의 출력 신호를 입력받아 일정 시간 지연시킨 후 출력하는 제2 단위 지연 회로; 및
    직렬로 연결된 2개의 인버터로 구성되며, 상기 제2 단위 지연 회로의 출력 신호를 입력받아 일정 시간 지연시킨 후 출력하는 제3 단위 지연 회로
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  18. 제17항에 있어서, 상기 복수개의 스위치는,
    제1 단자는 상기 지연 기억 수단의 출력단을 형성하고, 제2 단자는 상기 제1 단위 지연 회로의 출력 단자에 연결되어, 상기 제1 스위치 신호가 제2 논리 레벨인 경우에 상기 제1 단위 지연 회로의 출력 신호를 상기 중간 지연 신호로서 출력되도록 도통시키는 제1 스위치;
    제1 단자는 상기 지연 기억 수단의 출력단을 형성하고, 제2 단자는 상기 제2 단위 지연 회로의 출력 단자에 연결되어, 상기 제2 스위치 신호가 제2 논리 레벨인 경우에 상기 제2 단위 지연 회로의 출력 신호를 상기 중간 지연 신호로서 출력되도록 도통시키는 제2 스위치; 및
    제1 단자는 상기 지연 기억 수단의 출력단을 형성하고, 제2 단자는 상기 제3단위 지연 회로의 출력 단자에 연결되어, 상기 제3 스위치 신호가 제2 논리 레벨인 경우에 상기 제3 단위 지연 회로의 출력 신호를 상기 중간 지연 신호로서 출력되도록 도통시키는 제3 스위치
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  19. 제3항에 있어서, 상기 지연 기억 수단은,
    인에이블 신호 및 상기 외부 입력 신호를 입력받아 카운터 입력 신호를 생성하는 인에이블 신호 처리부;
    상기 인에이블 신호 처리부의 카운터 입력 신호 및 상기 인에이블 신호를 입력받고, 2배 씩 증가하는 딜레이를 제공하는 복수개의 카운터; 및
    제1 단자는 상기 지연 기억 수단의 출력단을 형성하고, 제2 단자는 상기 복수개의 카운터의 출력 단자에 연결되어, 상기 복수개의 스위치 신호가 제2 논리 레벨인 경우에 상기 복수개의 카운터의 출력 신호를 상기 중간 지연 신호로서 출력되도록 도통시키는 복수개의 스위치
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  20. 제19항에 있어서, 상기 인에이블 신호 처리부는,
    상기 외부 입력 신호를 입력받아 반전하는 제11 인버터;
    상기 인에이블 신호 및 상기 제11 인버터의 출력 신호를 입력받아 NAND 연산을 수행하는 제13 NAND 게이트;
    상기 제13 NAND 게이트의 출력 신호를 입력받아 반전하는 제12 인버터;
    상기 제12 인버터의 출력 신호를 입력받아 반전하는 제13 인버터;
    상기 제13 인버터의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제11 인버터로 출력하는 제14 인버터; 및
    상기 제13 NAND 게이트의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 복수개의 카운터로 출력하는 제15 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  21. 제19항에 있어서, 상기 카운터는,
    게이트 단자로 상기 카운터 입력 신호를 입력받는 제1 트랜지스터;
    입력 단자가 상기 제1 트랜지스터의 소스 단자와 연결되고, 입력 단자를 통하여 입력된 신호를 반전하는 제16 인버터;
    상기 제16 인버터의 출력 신호를 입력받아 반전한 후, 그 결과값을 상기 제16 인버터로 출력하는 제17 인버터;
    게이트 단자로 상기 카운터 입력 신호를 입력받고, 드레인 단자는 상기 제16 인버터의 출력 단자에 연결된 제2 트랜지스터;
    입력 단자가 상기 제2 트랜지스터의 소스 단자와 연결되고, 입력 단자를 통하여 입력된 신호를 반전하는 제18 인버터;
    상기 인에이블 신호 및 상기 제18 인버터의 출력 신호를 입력받아 NAND 연산을 수행한 후, 그 결과값을 상기 제18 인버터로 출력하는 제14 NAND 게이트; 및
    출력 단자가 상기 제1 트랜지스터의 드레인 단자에 연결되고, 상기 제18 인버터의 출력 신호를 입력받아 반전하는 제19 인버터
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
  22. 제3항 내지 제21항 중 어느 한 항에 있어서,
    외부 클럭을 입력받아 일시적으로 저장하는 클럭 버퍼; 및
    인에이블 신호, 상기 클럭 버퍼의 출력 신호, 상기 지연 기억 수단의 출력 신호 및 상기 테스트 모드 신호를 입력받고, 상기 인에이블 신호가 제2 논리 레벨인 경우에, 상기 테스트 모드 신호가 제2 논리 레벨이면, 상기 지연 기억 수단의 출력 신호를 내부 클럭으로서 도통시키고, 상기 테스트 모드 신호가 제1 논리 레벨이면, 상기 클럭 버퍼의 출력 신호를 내부 클럭으로서 도통시키는 클럭 신호 조정부
    를 더 포함하는 것을 특징으로 하는 지연 변경 장치.
  23. 제22항에 있어서, 상기 클럭 신호 조정부는,
    상기 인에이블 신호 및 상기 지연 기억 수단의 출력 신호를 입력받아 NAND 연산을 수행하는 제15 NAND 게이트;
    상기 테스트 모드 신호를 입력받아 반전하는 제20 인버터;
    상기 제20 인버터의 출력 신호를 입력받아 반전하는 제21 인버터;
    상기 제20 인버터의 출력 신호가 제1 논리 레벨인 경우에 상기 제15 NAND 게이트의 출력 신호를 상기 내부 클럭으로서 도통시키는 제1 패스 게이트; 및
    상기 제20 인버터의 출력 신호가 제2 논리 레벨인 경우에 상기 클럭 버퍼의 출력 신호를 상기 내부 클럭으로서 도통시키는 제2 패스 게이트
    를 포함하는 것을 특징으로 하는 지연 변경 장치.
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