CN109495105A - 一种基于onfi的dll单元电路 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

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Abstract

本发明公开了一种基于ONFI的DLL单元电路，包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、反相器和延迟单元DEL，所述第一与非门的A端接第一控制端，B端接第一延迟回路端，输出端接第二延迟回路端；所述第二与非门的A端接第一延迟回路端，B端接第二控制端，输出端接所述第三与非门的B端；所述第三与非门的输出端接第四延迟回路端，A端接所述第六与非门的输出端；所述第六与非门的A端接所述第四与非门的输出端，B端接所述第五与非门的输出端。本发明能应用于不同模式和不同传输频率，使一个ONFI控制器可以兼容多种ONFI模式和多种频率。

Description

一种基于ONFI的DLL单元电路
技术领域
本发明涉及DLL(digital loop locked，数字锁相环)单元。
背景技术
通过ONFI(Open NAND Flash Interface Specification)协议的介绍，可知非整数时钟周期延迟电路设计作为控制器必不可少的一部分，而不同模式的发送信号的时序差别比较大，并且传输频率从10Mhz到400Mhz，给实现非整数时钟周期的延迟电路带来很大难度，现有DLL结构一般很难做到不同模式和不同频率的兼容。
发明内容
本发明的目的在于提供一种基于ONFI的DLL单元电路，能应用于不同模式和不同传输频率，使一个ONFI控制器可以兼容多种ONFI模式和多种频率。
实现上述目的的技术方案是：
一种基于ONFI的DLL单元电路，包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、反相器和延迟单元DEL(延迟)，其中，
所述第一与非门的A端接第一控制端，B端接第一延迟回路端，输出端接第二延迟回路端；
所述第二与非门的A端接第一延迟回路端，B端接第二控制端，输出端接所述第三与非门的B端；
所述第三与非门的输出端接第四延迟回路端，A端接所述第六与非门的输出端；
所述第六与非门的A端接所述第四与非门的输出端，B端接所述第五与非门的输出端；
所述第四与非门的A端接所述反相器的输出端，B端接第三延迟回路端；
所述第五与非门的B端接所述反相器的输入端和第三控制端；
所述延迟单元DEL的两端分别接所述第四与非门的B端和所述第五与非门的A端。
优选的，当所述第一控制端、第二控制端和第三控制端置1或0。
本发明的有益效果是：本发明通过有效的结构设计，能应用于不同模式和不同传输频率，使一个ONFI控制器可以兼容多种ONFI模式和多种频率。
附图说明
图1是本发明的基于ONFI的DLL单元电路的电路图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的基于ONFI的DLL单元电路，包括第一与非门1、第二与非门2、第三与非门3、第四与非门4、第五与非门5、第六与非门6、延迟单元DEL7和反相器8，其中，
第一与非门1的A端接第一控制端ON，B端接第一延迟回路端start_in，输出端接第二延迟回路端start_out。第二与非门2的A端接第一延迟回路端start_in，B端接第二控制端LB，输出端接第三与非门3的B端。第三与非门3的输出端接第四延迟回路端return_out，A端接第六与非门6的输出端。第六与非门6的A端接第四与非门4的输出端，B端接第五与非门5的输出端。第四与非门4的A端接反相器8的输出端，B端接第三延迟回路端return_in。第五与非门5的B端接反相器8的输入端和第三控制端SLOW。延迟单元DEL 7的两端分别接第四与非门4的B端和第五与非门5的A端。
当需要当前延迟单元的延迟时第二控制端LB置0，第一控制端ON置1，相反的，当不需要当前延迟单元的延迟时第二控制端LB置1，第一控制端ON置0。当系统时钟频率较低时，第三控制端SLOW置1，使用延迟单元DEL 7反的，当系统时钟频率较高时，第三控制端SLOW置0，不使用延迟单元DEL 7。
当N级延迟单元被使能时，初始信号被送到第一级DLL单元的第一延迟回路端start_in，过第二延迟回路端start_out传递到下一级DLL单元的第一延迟回路端start_in，直到最后一级被使能的DLL单元，在最后一级被使能的DLL单元后面就是作为延迟回环的单元，延迟回环单元通过第二与非门2把第一延迟回路端start_in信号传递到最后一级被使能的DLL单元的第三延迟回路端return_in，再把延迟信号由前级所有被使能的DLL单元传递到第一级DLL单元的第四延迟回路端return_out。这样，就构成了N级延迟的电路，实现了N级DLL单元的延迟。
其次，在每一个DLL单元内，无论是被使能还是被回环，DLL单元内的NAND(与非门)都为偶数，这样，无论经过多少级延迟单元延迟信号就保持了相同极性，也就降低了设计的难度。最后，DLL单元的级数可以根据工艺的不同来作选择，只要保证整个DLL的延迟能覆盖不同频率的要求。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

Claims (2)

1.一种基于ONFI的DLL单元电路，其特征在于，包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、反相器和延迟单元DEL，其中，
所述第一与非门的A端接第一控制端，B端接第一延迟回路端，输出端接第二延迟回路端；
所述第二与非门的A端接第一延迟回路端，B端接第二控制端，输出端接所述第三与非门的B端；
所述第三与非门的输出端接第四延迟回路端，A端接所述第六与非门的输出端；
所述第六与非门的A端接所述第四与非门的输出端，B端接所述第五与非门的输出端；
所述第四与非门的A端接所述反相器的输出端，B端接第三延迟回路端；
所述第五与非门的B端接所述反相器的输入端和第三控制端；
所述延迟单元DEL的两端分别接所述第四与非门的B端和所述第五与非门的A端。
2.根据权利要求1所述的基于ONFI的DLL单元电路，其特征在于，当所述第一控制端、第二控制端和第三控制端置1或0。
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