CN107565951A - 多状态信号生成电路 - Google Patents
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Abstract
本发明实施例提供一种多状态信号生成电路，包括：状态信号切换电路、状态检测生成电路和控制时钟产生电路，其中，所述状态信号切换电路用于基于不同的电阻阻值选择性地输出不同的模拟电压信号至所述状态检测生成电路；所述状态检测生成电路包括：用于将来自所述状态信号切换电路的模拟电压信号转化为数字信号的状态信号识别电路，用于将来自所述状态信号识别电路的数字信号锁存以生成多状态数字信号的状态信号锁存电路；所述控制时钟产生电路用于为所述状态信号识别电路和状态信号锁存电路配置预定时钟信号。本发明提供了一种结构简单，体积极小的多状态信号生成电路来实现芯片状态的扩展，节约了芯片的功能管脚数量，降低了成本。
Description
技术领域
本发明实施例涉及电子电路技术领域，尤其涉及一种多状态信号生成电路。
背景技术
现有技术中，芯片用于控制信号输入时，输入管脚的信号为数字电压，包括数字高电平(1)和数字低电平(0)两种状态。因此，每个芯片所能产生的控制状态数量为2^N，其中N为控制管脚的数量。当控制芯片需要产生多个控制状态时，就需要多个控制管脚，这对控制管脚的数量提出了较大的需求。但是，芯片管脚的增多意味着封装成本的增加，这是芯片供应商和系统厂商所不愿意看到的。
为了增加芯片管脚的状态信号，目前常用的一个简单办法是将数字管脚变成模拟管脚，配合一个多位的ADC(Analog-to-Digital Converter，模数转换器)可以实现多个状态，但是该方案需要增加ADC电路和参考电压产生电路，这需要较大的面积和直流功耗，也增加了芯片的成本。
发明内容
本发明实施例提供一种多状态信号生成电路，用以至少解决现有技术中增加芯片管脚状态信号数量之后，增大芯片面积和直流功率，增加芯片成本的技术问题。
一方面，本发明提供一种多状态信号生成电路，包括：状态信号切换电路、状态检测生成电路和控制时钟产生电路，其中，
所述状态信号切换电路用于基于不同的电阻阻值选择性地输出不同的模拟电压信号至所述状态检测生成电路；
所述状态检测生成电路包括：
用于将来自所述状态信号切换电路的模拟电压信号转化为数字信号的状态信号识别电路，
用于将来自所述状态信号识别电路的数字信号锁存以生成多状态数字信号的状态信号锁存电路；
所述控制时钟产生电路用于为所述状态信号识别电路和状态信号锁存电路配置预定时钟信号。
在一些实施例中，所述状态信号切换电路包括：
由第一状态切换开关和第一状态切换电阻串联的第一状态切换支路与第二状态切换开关和第二状态切换电阻串联的第二状态切换支路并联构成；
其中，所述第一状态切换支路与所述第二状态切换支路的一端连接电源，所述第一状态切换支路与所述第二状态切换支路的另一端连接所述状态信号识别电路的输入端。
在一些实施例中，所述状态信号识别电路包括：
串联在所述状态信号识别电路的输入端与所述状态信号识别电路的第一输出端之间的第一识别控制开关；和
串联在所述状态信号识别电路的输入端与所述状态信号识别电路的第二输出端之间的第二识别控制开关；
其中，所述第一识别控制开关的控制端与所述控制时钟产生电路的第一输出端连接，所述第二识别控制开关的控制端与所述控制时钟产生电路的第二输出端连接；
所述第一识别控制开关与所述状态信号识别电路的第一输出端之间的一点与电源地之间串联有第一状态识别电阻；所述第二识别控制开关与所述状态信号识别电路的第二输出端之间的一点与电源地之间串联有第二状态识别电阻。
在一些实施例中，本发明的多状态信号生成电路还包括：
串联在所述第一识别控制开关与所述状态信号识别电路的第一输出端之间的至少一个反向器；
串联在所述第二识别控制开关与所述状态信号识别电路的第二输出端之间的至少一个反向器。
在一些实施例中，所述状态信号锁存电路包括：
第一D触发器，所述第一D触发器的数据输入端与所述状态信号识别电路的第一输出端连接，所述第一D触发器的时钟控制端与所述控制时钟产生电路的第三输出端连接；
第二D触发器，所述第二D触发器的数据输入端与所述状态信号识别电路的第二输出端连接，所述第二D触发器的时钟控制端与所述控制时钟产生电路的第四输出端连接。
在一些实施例中，本发明的多状态信号生成电路还包括：
串联在所述第一D触发器的输出端的至少一个反向器和串联在所述第二D触发器的输出端的至少一个反向器。
在一些实施例中，所述第一状态切换电阻大于所述第二状态切换电阻，所述第一状态识别电阻小于所述第二状态识别电阻。
在一些实施例中，本发明的多状态信号生成电路还包括与所述状态锁存电路连接的数字处理电路。
本发明的多状态信号生成电路通过状态信号切换电路在控制时钟产生电路所产生的时钟控制信号的配合下使得状态检测生成电路将来自状态信号切换电路的电压模拟信号转化为多状态数字信号，从而不必在芯片中集成ADC电路和参考电压产生电路，从而简化了电路结构，减小了电路体积，不必增大芯片的体积的情况下就能够实现芯片状态数量的扩展，也节省了芯片重新设计的开销，降低了成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的多状态信号生成电路的一实施例的原理图；
图2为本发明的多状态信号生成电路的另一实施例的电路原理图；
图3为本发明的多状态信号生成电路的中的控制时钟产生电路的一实施例的电路原理图；
图4为本发明的多状态信号生成电路的中的控制时钟产生电路的控制信号输出时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
如图1所示，在本发明的一些实施例中，多状态信号生成电路，包括：状态信号切换电路1、状态检测生成电路2和控制时钟产生电路3，其中，
所述状态信号切换电路1用于基于不同的电阻阻值选择性地输出不同的模拟电压信号至所述状态检测生成电路；
所述状态检测生成电路2包括：
用于将来自所述状态信号切换电路1的模拟电压信号转化为数字信号的状态信号识别电路21，
用于将来自所述状态信号识别电路21的数字信号锁存以生成多状态数字信号的状态信号锁存电路22；
所述控制时钟产生电路3用于为所述状态信号识别电路21和状态信号锁存电路22配置预定时钟信号。
本发明的多状态信号生成电路通过状态信号切换电路1在控制时钟产生电路3所产生的时钟控制信号的配合下使得状态检测生成电路2将来自状态信号切换电路1的电压模拟信号转化为多状态数字信号，从而不必在芯片中集成ADC电路和参考电压产生电路，从而简化了电路结构，减小了电路体积，不必增大芯片的体积的情况下就能够实现芯片状态数量的扩展，也节省了芯片重新设计的开销，降低了成本。
如图2所示，在本发明的多状态信号生成电路的一些实施例中，所述状态信号切换电路1包括：
由第一状态切换开关111和第一状态切换电阻113串联的第一状态切换支路与第二状态切换开关112和第二状态切换电阻114串联的第二状态切换支路并联构成；
其中，所述第一状态切换支路与所述第二状态切换支路的一端连接电源VDD，所述第一状态切换支路与所述第二状态切换支路的另一端连接所述状态信号识别电路2的输入端。
在一些实施例中，所述状态信号识别电路21包括：
串联在所述状态信号识别电路21的输入端与所述状态信号识别电路21的第一输出端之间的第一识别控制开关211；和
串联在所述状态信号识别电路21的输入端与所述状态信号识别电路21的第二输出端之间的第二识别控制开关213；
其中，所述第一识别控制开关211的控制端与所述控制时钟产生电路3的第一输出端连接CK1，所述第二识别控制开关213的控制端与所述控制时钟产生电路3的第二输出端连接CK2(如图3所示，在一些实施例中，控制时钟产生电路3包括第一反相器31、第一与非门32、第二反相器33、第二与非门34和第三反相器35)；
所述第一识别控制开关211与所述状态信号识别电路21的第一输出端之间的一点与电源地之间串联有第一状态识别电阻212；所述第二识别控制开关213与所述状态信号识别电路21的第二输出端之间的一点与电源地之间串联有第二状态识别电阻214。
在一些实施例中，多状态信号生成电路还包括：
串联在所述第一识别控制开关211与所述状态信号识别电路21的第一输出端之间的至少一个反向器(215，216)；
串联在所述第二识别控制开关213与所述状态信号识别电路21的第二输出端之间的至少一个反向器(217，218)。
在一些实施例中，所述状态信号锁存电路22包括：
第一D触发器221，所述第一D触发器221的数据输入端与所述状态信号识别电路21的第一输出端连接，所述第一D触发器221的时钟控制端与所述控制时钟产生电路3的第三输出端CK1D连接；
第二D触发器222，所述第二D触发器222的数据输入端与所述状态信号识别电路21的第二输出端连接，所述第二D触发器222的时钟控制端与所述控制时钟产生电路3的第四输出端CK2D连接。
在一些实施例中，多状态信号生成电路还包括：串联在所述第一D触发器221的输出端的至少一个反向器(223，224)和串联在所述第二D触发器222的输出端的至少一个反向器(225，226)。
在一些实施例中，所述第一状态切换电阻113大于所述第二状态切换电阻114，所述第一状态识别电阻212小于所述第二状态识别电阻214。
在一些实施例中，多状态信号生成电路还包括：与所述状态锁存电路连接的数字处理电路。
以下结合图2-4对本发明的多状态信号生成电路做更进一步的描述，本发明实施例的多状态信号生成电路输入至芯片引脚PIN的信号总共有三种状态，分别为：
1)、轻触开关111(即，第一状态切换开关)导通同时轻触开关112(即，第二状态切换开关)断开；
2)、轻触开关111断开同时轻触开关112导通；
3)、轻触开关111和轻触开关112都断开；
4)、轻触开关111和轻触开关112都导通。
在本具体实施例中，轻触开关111连接的电阻113(即，第一状态切换电阻)阻值为10k，轻触开关112连接的电阻114(即，第二状态切换电阻)阻值为0.1k。参看图2，本发明的具体实施例中，状态信号识别电路2的上面支路中的电阻212(第一状态识别电阻)阻值为1k，下面支路中的电阻214阻值(第二状态识别电阻)为100k。图2中状态识信号别电路21和状态信号锁存电路22中的反相器(215-218，223-226)为普通的反相器电路。图2中状态锁存器中的221和222为D触发器，在时钟上升沿来临时将D端的信号传输至输出端并锁存住。图2中状态识别电路中的CMOS开关211和213在其控制信号(CK1和CK2)为高电平时开关导通。
本实施例中，图1和图3的控制时钟产生电路产生的控制时钟频率为32KHz。
参看图2，当状态信号切换电路处于状态1时(轻触开关111闭合，轻触开关112打开)，电阻113被连接至电源VDD，而电阻114则被断开。此时，
当CK1为高时，图2中上面支路的开关211导通，因此电阻113和电阻212构成电阻分压网络，且分压得到的电压V1为1/11*3.3＝0.3v，此时经过反相器215和216之后，OUT1P的输出为数字低电平，用0表示；在CK1的高电平来临之后延迟一段时间，CK1D的上升沿来临(参看图4)，由此将OUT1P的状态触发至D触发器221的输出端并更新至OUT2P。在此过程中图2中下面支路的开关213始终处于断开状态，因此OUT2N维持之前的状态不变。
当CK2为高时，图2中下面支路的开关213导通，因此电阻113和电阻214构成电阻分压网络，且分压得到的电压V2为10/11*3.3＝3v，此时经过反相器217和218之后，OUT1N的输出为数字高电平，用1表示；在CK2的高电平来临之后延迟一段时间，CK2D的上升沿来临，由此将OUT1N的状态触发至D触发器222的输出端并更新至OUT2N。在此过程中图2中上面支路的开关211始终处于断开状态，因此OUT2P维持之前的状态不变。
通过上述说明可知，经过两个时钟周期之后，当状态信号切换电路1处于状态1时，OUT2P和OUT2N的输出结果为″01″。
参看图2，当状态信号切换电路处于状态2时，电阻114被连接至电源VDD，而电阻113则被断开。此时，
当CK1为高时，图2中上面支路的开关211导通，因此电阻114和电阻212构成电阻分压网络，且分压得到的电压V1为10/11*3.3＝3v，此时经过反相器215和216之后，OUT1P的输出为数字高电平，用1表示；在CK1的高电平来临之后延迟一段时间，CK1D的上升沿来临，由此将OUT1P的状态触发至D触发器221的输出端并更新至OUT2P。在此过程中图2中下面支路的开关213始终处于断开状态，因此OUT2N维持之前的状态不变。
当CK2为高时，图2中下面支路的开关213导通，因此电阻114和电阻214构成电阻分压网络，且分压得到的电压V2为100/100.1*3.3＝3.297v，此时经过反相器217和218之后，OUT1N的输出为数字高电平，用1表示；在CK2的高电平来临之后延迟一段时间，CK2D的上升沿来临，由此将OUT1N的状态出发至D触发器222的输出端并更新至OUT2N。在此过程中图2中上面支路的开关211始终处于断开状态，因此OUT2P维持之前的状态不变。
通过上述说明可知，经过两个时钟周期之后，当状态信号切换电路处于状态2时，OUT2P和OUT2N的输出结果为″11″。
参看图2，当状态信号切换电路处于状态3时，电阻114和电阻113都被断开。此时当CK1为高时，图2中上面支路的电压V1将通过电阻212被放电为0。
此时，经过反相器215和216之后，OUT1P的输出为数字低电平，用0表示；在CK1的高电平来临之后延迟一段时间，CK1D的上升沿来临，由此将OUT1P的状态触发至D触发器221的输出端并更新至OUT2P。在此过程中图2中下面支路的开关213始终处于断开状态，因此OUT2N维持之前的状态不变。
当CK2为高时，图2中下面支路的V2将通过电阻214被放电为0，此时经过反相器217和218之后，OUT1N的输出为数字低电平，用0表示；在CK2的高电平来临之后延迟一段时间，CK2D的上升沿来临，由此将OUT1N的状态触发至D触发器222的输出端并更新至OUT2N。在此过程中图2中上面支路的开关211始终处于断开状态，因此OUT2P维持之前的状态不变。
通过上述说明可知，经过两个时钟周期之后，当状态信号切换电路处于状态3时，OUT2P和OUT2N的输出结果为″00″。
参看图2，当状态信号切换电路处于状态4时，电阻114和电阻113都被连接至电源VDD，相当于状态信号切换电阻阻值为0.099k的情况，可知，经过两个时钟周期之后，当状态信号切换电路处于状态4时，结果和状态2相同，OUT2P和OUT2N的输出结果为″11″。
经过上述分析可知，本发明的具体实施例中状态信号切换电路可区分三种不同状态。通过在芯片内部两相不交叠时钟的分时控制，通过两路不同的状态信号识别电路，将一个管脚对应信号状态扩展成两位信号，实现了多状态检测的目的。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (8)
1.一种多状态信号生成电路，包括：状态信号切换电路、状态检测生成电路和控制时钟产生电路，其中，
所述状态信号切换电路用于基于不同的电阻阻值选择性地输出不同的模拟电压信号至所述状态检测生成电路；
所述状态检测生成电路包括：
用于将来自所述状态信号切换电路的模拟电压信号转化为数字信号的状态信号识别电路，
用于将来自所述状态信号识别电路的数字信号锁存以生成多状态数字信号的状态信号锁存电路；
所述控制时钟产生电路用于为所述状态信号识别电路和状态信号锁存电路配置预定时钟信号。
2.根据权利要求1所述的电路，其中，所述状态信号切换电路包括：
由第一状态切换开关和第一状态切换电阻串联的第一状态切换支路与第二状态切换开关和第二状态切换电阻串联的第二状态切换支路并联构成；
其中，所述第一状态切换支路与所述第二状态切换支路的一端连接电源，所述第一状态切换支路与所述第二状态切换支路的另一端连接所述状态信号识别电路的输入端。
3.根据权利要求1所述的电路，其中，所述状态信号识别电路包括：
串联在所述状态信号识别电路的输入端与所述状态信号识别电路的第一输出端之间的第一识别控制开关；和
串联在所述状态信号识别电路的输入端与所述状态信号识别电路的第二输出端之间的第二识别控制开关；
其中，所述第一识别控制开关的控制端与所述控制时钟产生电路的第一输出端连接，所述第二识别控制开关的控制端与所述控制时钟产生电路的第二输出端连接；
所述第一识别控制开关与所述状态信号识别电路的第一输出端之间的一点与电源地之间串联有第一状态识别电阻；所述第二识别控制开关与所述状态信号识别电路的第二输出端之间的一点与电源地之间串联有第二状态识别电阻。
4.根据权利要求3所述的电路，其中，还包括：
串联在所述第一识别控制开关与所述状态信号识别电路的第一输出端之间的至少一个反向器；
串联在所述第二识别控制开关与所述状态信号识别电路的第二输出端之间的至少一个反向器。
5.根据权利要求3所述的电路，其中，所述状态信号锁存电路包括：
第一D触发器，所述第一D触发器的数据输入端与所述状态信号识别电路的第一输出端连接，所述第一D触发器的时钟控制端与所述控制时钟产生电路的第三输出端连接；
第二D触发器，所述第二D触发器的数据输入端与所述状态信号识别电路的第二输出端连接，所述第二D触发器的时钟控制端与所述控制时钟产生电路的第四输出端连接。
6.根据权利要求5所述的电路，其中，还包括：
串联在所述第一D触发器的输出端的至少一个反向器和串联在所述第二D触发器的输出端的至少一个反向器。
7.根据权利要求1-6中任一项所述的电路，其中，所述第一状态切换电阻大于所述第二状态切换电阻，所述第一状态识别电阻小于所述第二状态识别电阻。
8.根据权利要求1-6中任一项所述的电路，其中，还包括与所述状态锁存电路连接的数字处理电路。
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| TA01 | Transfer of patent application right | ||
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| GR01 | Patent grant | ||
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Address after: 518000 8th floor, Tsinghua Information Port scientific research building, west of South Gate, No. 13, Langshan Road, songpingshan community, Xili street, Nanshan District, Shenzhen, Guangdong Patentee after: Shenzhen Xinhua Guochuang Semiconductor Co.,Ltd. Address before: 518052 401B, building 14, majialong community, Nantou street, Nanshan District, Shenzhen, Guangdong Patentee before: SHENZHEN XINHUA GUOCHUANG SEMICONDUCTOR Co.,Ltd. |
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| CP03 | Change of name, title or address |