CN103152050A

CN103152050A - 一种高速逐次逼近型模数转换器

Info

Publication number: CN103152050A
Application number: CN2013100678674A
Authority: CN
Inventors: 贺林; 罗多纳; 姚立斌; 林福江
Original assignee: University of Science and Technology of China USTC
Current assignee: University of Science and Technology of China USTC
Priority date: 2013-03-04
Filing date: 2013-03-04
Publication date: 2013-06-12
Anticipated expiration: 2033-03-04
Also published as: CN103152050B

Abstract

本发明公开了一种高速逐次逼近型模数转换器，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；其中，所述逐次逼近逻辑电路包括移位寄存器与数据寄存器；所述数据寄存器中的数据寄存单元包含第一时钟输入端、第二时钟输入端、第一晶体管、第二晶体管、第三晶体管、第一电位、第二电位、选通逻辑电路与反相器。通过采用本发明提供的高速逐次逼近型模数转换器大幅削减了从比较器输出比较结果到数模转换器动作的延时，显著的提升了模数转换器的转换速率。

Description

一种高速逐次逼近型模数转换器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种高速逐次逼近型模数转换器。

背景技术

图1为传统的逐次逼近型模数转换器，主要包括数模转换器（DAC）11、比较器12、时钟源13以及逐次逼近逻辑电路14。

其中，逐次逼近逻辑电路14由数据寄存器141和移位寄存器142组成。移位寄存器142是一个由若干移位寄存单元142₁～142_n组成的阵列，每个移位寄存单元都具有一个数据输入端D，一个输出端Q，一个时钟输入端Ck；其中，移位寄存单元142_i的数据输入端都耦合到上一级142_i-1的输出端，第一个移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，第i个移位寄存单元142_i的输出端耦合到移位寄存器142的第_i个输出端（移位寄存器142包含若干个输出端）。

数据寄存器141包含一个由数据寄存单元141₁～141_n组成的阵列，数据寄存单元141i具有数据输入端D，输出端Q。数据寄存单元141_i的数据输入端D耦合到比较器12的输出端，其的输出端Q耦合到数模转换器11的第i位输入11_i。

比较器12用来比较外部输入信号15与数模转换器的输出信号112的大小，其工作时钟131由时钟源13提供。比较器12在工作时钟的逻辑电平发生跳变的时候工作。具体的：逻辑门16用来检测比较器的比较是否完成，在图1的电路中，逻辑门16为或门。比较器复位的时候，其两个输出信号121与122均为逻辑0，逻辑门16的输出161为逻辑0，比较器12在时钟源输出131的逻辑电平发生跳变时工作，输出信号121与122中的一个由逻辑0跳变为1，使得逻辑门16的输出161由逻辑0跳变到逻辑1，触发移位寄存器142。如果在161跳变以前，移位寄存器142的第i-1位输出端为高，第i位输出端为低，那么在逻辑门16的输出161跳变以后，移位寄存器的第i位输出端也由低变为高。然后，第i个数据寄存单元142_i被触发，使得其输出端捕捉比较器的输出121的值。由于数据寄存单元142_i输出端同时也是数模转换器11的输入端11_i，在数据寄存单元142i输出端的输出信号发生变化时，数模转换器11的输出至比较器12的信号也相应的改变，输入到比较器12，等待时钟131的下一次跳变。这个过程一直进行下去，移位寄存器142的n位输出依次跳变为高，数据寄存器141里面的数据寄存单元依次被触发，存储比较器的比较结果，直到所有的数据寄存单元用完。此时数据寄存器141的n位输出就是该逐次逼近型模数转换器的输出。

在图1所示的一种实现方案中，移位寄存单元142_i和数据寄存单元141_i均为常见的D（阻塞）触发器。它有多种实现形式，比如说静态D触发器或者动态D触发器，还可以有其它的实现形式。

通过上述描述可知，现有的逐次逼近型模数转换器的转换速度受限于很多因素，从比较器输出到数模转换器的输入之间的逻辑延时就是其中之一。如图2所示，该逻辑延时经过逻辑门16，移位寄存单元142_i，数据寄存单元141_i。其中，逻辑门16(或门)的延时大约在3～4个反相器延时之间，移位寄存单元和数据寄存单元的延时也大约在2～4个反相器延时之间。总的逻辑延时大约在7～12个反相器延时之间，由此可见，传统逐次逼近型模数转换器转换速度慢。

发明内容

本发明的目的是提供一种高速逐次逼近型模数转换器，用于提升模数转换器的转换速率，加快工作效率。

本发明的目的是通过以下技术方案实现的：

一种高速逐次逼近型模数转换器，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；

所述逐次逼近控制逻辑电路包括移位寄存器与数据寄存器；所述移位寄存器与数据寄存器中均包括若干寄存单元组成的阵列；

其中，数据寄存器中的数据寄存单元包括：第一时钟输入端、第二时钟输入端、第一晶体管、第二晶体管、第三晶体管、第一电位、第二电位、选通逻辑电路与反相器；

所述数据寄存单元的第一时钟输入端与对应的移位寄存单元的输出端耦合，每个数据寄存单元的第二时钟输入端与跟第一时钟输入端耦合的移位寄存单元的下一级移位寄存单元的输出端耦合；

所述选通逻辑电路包括第一与第二时钟接口，且分别耦合到所述数据寄存单元的第一及第二时钟输入端；

所述第一晶体管的栅端耦合到所述数据寄存单元的第一时钟输入端；其源端耦合到所述数据寄存单元的第一电位；所述第二晶体管的栅端耦合到所述数据寄存单元的数据输入端；其源端耦合到第三晶体管的漏端；所述第一与第二晶体管的漏端经过所述数据寄存单元的反相器后耦合到所述数据寄存单元的输出端；所述第三晶体管的栅端耦合到所述选通逻辑电路的输出端；其源端耦合到所述数据寄存单元的第二电位；

所述比较器的输出端与所述移位寄存器相连，所述比较器的输入端与数模转换器及外部信号的输出端相连，用于比较外部输入信号与数模转换器的输出信号的大小；

所述时钟源与所述比较器相连，用于控制所述比较器。

所述第一晶体管为阳性p型金属氧化物半导体MOS晶体管，第二与第三晶体管为阴性n型MOS晶体管。

所述第一晶体管为n型MOS晶体管，第二与第三晶体管为p型MOS晶体管。

所述选通逻辑电路包括：所述选通逻辑电路为异或门电路；所述异或门电路的第一与第二输入端分别为所述选通逻辑电路中的第一与第二时钟接口；所述异或门电路的输出端为所述选通逻辑电路的输出端。

所述选通逻辑电路还包括：反相器及或非门电路；所述选通逻辑电路的第一时钟接口耦合到所述反相器的输入端，所述反相器的输出端耦合到所述或非门的第一输入端，所述选通逻辑电路的第二时钟接口耦合到所述或非门的第二输入端，所述或非门的输出端为所述选通逻辑电路的输出端。

由上述本发明提供的技术方案可以看出，本发明通过对数据寄存单元的内部器件进行优化，缩短了从比较器的输出到数模转换器的输入之间的逻辑延时，显著提高了逐次逼近型模数转换器的转换速度。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明背景技术提供的一种传统的逐次逼近型模数转换器的示意图；

图2为本发明背景技术提供的传统逐次逼近型模数转换器中比较器到DAC之间的延时路径的示意图；

图3为本发明实施例提供的一种高速逐次逼近型模数转换器的示意图；

图4a为本发明实施例提供的一种数据寄存单元的示意图；

图4b为本发明实施例提供的又一种数据寄存单元的示意图；

图5为本发明实施例提供的一种数据寄存单元的数据输入端的输入信号上升时瞬间放电路径的示意图；

图6为本发明实施例提供的一种数据寄存单元的自锁过程的示意图；

图7为本发明实施例提供的比较器输出到数模转换器控制端的信号路径的示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

实施例

本实施例主要针对高速逐次逼近型模数转换器结构组成及其工作原理进行说明。首先，结合附图3-附图4b对其结构组成进行介绍：

如图3-图4b所示，本实施例中提供的一种高速逐次逼近型模数转换器主要包括：数模转换器31、比较器32、时钟源33与逐次逼近逻辑电路34；

所述逐次逼近逻辑电路34包括：数据寄存器341与移位寄存器342；所述移位寄存器342与数据寄存器341中均包括若干寄存单元组成的阵列；

其中，数据寄存器341中的数据寄存单元包括：第一时钟输入端CK_i、第二时钟输入端CK_i+1、第一晶体管3411、第二晶体管3412、第三晶体管3413、第一电位3414、第二电位3415、选通逻辑电路3416与反相器3417；

所述数据寄存单元的第一时钟输入端CK_i与对应的移位寄存单元的输出端耦合，每个数据寄存单元的第二时钟输入端CK_i+1与跟第一时钟输入端CK_i耦合的移位寄存单元的下一级移位寄存单元的输出端耦合；

所述选通逻辑电路3416包括第一与第二时钟接口，且分别耦合到所述数据寄存单元的第一及第二时钟输入端；

所述第一晶体管3411的栅端耦合到所述数据寄存单元的第一时钟输入端Ck_i；其源端耦合到所述数据寄存单元的第一电位3414；所述第二晶体管3412的栅端耦合到所述数据寄存单元的数据输入端；其源端耦合到第三晶体管3413的漏端；所述第一与第二晶体管的漏端经过所述数据寄存单元的反相器后耦合到所述数据寄存单元的输出端；所述第三晶体管3413的栅端耦合到所述选通逻辑电路3416的输出端；其源端耦合到所述数据寄存单元的第二电位3415；

所述比较器32的输出端与所述移位寄存器342相连，所述比较器32的输入端与数模转换器31及外部信号35的输出端相连，用于比较外部输入信号与数模转换器的输出信号的大小；

所述时钟源33与所述比较器32相连，用于控制所述比较器32。

所述第一晶体管3411为阳性p型金属氧化物半导体MOS晶体管，第二与第三晶体管为阴性n型MOS晶体管。

所述第一晶体管3411为n型MOS晶体管，第二与第三晶体管为p型MOS晶体管。

所述选通逻辑电路3416包括：所述选通逻辑电路3416为异或门电路；所述异或门电路的第一与第二输入端分别为所述选通逻辑电路3416中的第一与第二时钟接口；所述异或门电路的输出端为所述选通逻辑电路3416的输出端。

所述选通逻辑电路3416还包括：反相器3416b1及或非门电路3416b2；所述选通逻辑电路3416的第一时钟接口耦合到所述反相器3416b1的输入端，所述反相器3416b1的输出端耦合到所述或非门3416b2的第一输入端，所述选通逻辑电路3416的第二时钟接口耦合到所述或非门3416b2的第二输入端，所述或非门3416b2的输出端为所述选通逻辑电路3416的输出端。

以上为本实施例提供的一种高速逐次逼近型模数转换器的主要构成及连接关系。下面结合附图3-4b做进一步介绍。其中，移位寄存器342与现有技术中的移位寄存器类似，不再赘述，因此主要介绍数据寄存器341。本实施例中的数据寄存器341包括从341₁～341_n的若干个数据寄存单元，并且与现有技术中的只有一个时钟输入的D触发器不同，本实施例中的数据寄存单元包含两个时钟输入端：第一时钟输入端Ck_i和第二时钟输入端Ck_i+1；其中，Ck_i耦合到第i个移位寄存单元342_i的输出端，Ck_i+1耦合到第i+1个移位寄存单元342_i+1的输出端。另外，数据寄存单元中包含的其他元件及相互之间的连接关系已经做过详细说明，不再赘述。

需要说明的是，本实施例中的选通逻辑电路3416包括如图4a中的3416a与图4b中的3416b的两种实现方式。其中，3416a为异或门电路；该异或门电路的第一与第二输入端分别为所述选通逻辑电路3416a中的第一与第二时钟接口；所述异或门电路的输出端为所述选通逻辑电路3416a的输出端。3416b则包括：反相器3416b1及或非门电路3416b2；所述选通逻辑电路3416b的第一时钟接口耦合到所述反相器3416b1的输入端，所述反相器3416b1的输出端耦合到所述或非门3416b2的第一输入端，所述选通逻辑电路3416b的第二时钟接口耦合到所述或非门3416b2的第二输入端，所述或非门的输出端为所述选通逻辑电路3416b的输出端。

以上为本实施例针对数据寄存器进行的改进，下面结合改进后的数据寄存介绍其工作原理。本实施例的逐次逼近型模数转换器的处于复位阶段时，移位寄存器的若干输出全部为逻辑0，使得第一晶体管3411导通，第三晶体管3413截止。节点3418能被预充电到逻辑1。复位完成后，时钟源33送出信号331使得比较器32开始比较；与此同时，时钟信号331使得移位寄存器342的第一个移位寄存单位的输出变为高，使得数据寄存器341中第一个数据寄存单元的第一晶体管截止，第三晶体管导通，此时该数据寄存单元接收比较器32的数据，当比较器32的比较完成以后，如果比较结果为高，那么该数据寄存单元的第二晶体管导通，节点3418存储的电荷通过第二与第三晶体管释放，其路径如图5所示。当时钟源33送出下一次的比较信号的时候，移位寄存器342的第二个移位寄存单位输出也变为高，此时，选通逻辑电路3416的输出重新变为逻辑0，使得第三晶体管截止；如图6所示，数据寄存器341中第一个数据寄存单元进入锁定状态，无论比较器32的输出如何变化，数据寄存器341中第一个数据寄存单元输出都不会再改变。

按照上述工作原理进行工作，从比较器32输出结果到数模转换器31的输入发生改变，其信号路径如图7所示，即信号仅需要通过数据寄存单元中的第二晶体管3412、第三晶体管3413与反相器3417，大大节省了逻辑延时，显著提高逐次逼近型模数转换器的转换速度。

需要说明的是，图5-图7中的选通逻辑电路3416采用了3416b的结构进行介绍，但是，当选通逻辑电路3416为3416a的结构时也可使用同样的方法实现。

另外，通常情况下第一晶体管3411为p（阳性）型MOS（金属氧化物半导体）晶体管，第二晶体管3412、第三晶体管3413为n（阴性）型MOS晶体管。但是，若改变移位寄存器输出信号的极性，使得它在复位阶段输出逻辑1，而在转换阶段逐位的变为逻辑0，那么数据寄存单元里的第一晶体管可以由n型MOS晶体管实现，第二、第三晶体管可以由p型MOS晶体管实现；同理，第一电平可以为接地，第二电平可以为电源。

本发明实施例通过对数据寄存单元的内部器件进行优化，缩短了从比较器的输出到数模转换器的输入之间的逻辑延时，显著提高了逐次逼近型模数转换器的转换速度。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims

1.一种高速逐次逼近型模数转换器，其特征在于，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；

所述时钟源与所述比较器相连，用于控制所述比较器。

2.根据权利要求1所述的高速逐次逼近型模数转换器，其特征在于，所述第一晶体管为阳性p型金属氧化物半导体MOS晶体管，第二与第三晶体管为阴性n型MOS晶体管。

3.根据权利要求1所述的高速逐次逼近型模数转换器，其特征在于，所述第一晶体管为n型MOS晶体管，第二与第三晶体管为p型MOS晶体管。

4.根据权利要求1-3任一项所述的高速逐次逼近型模数转换器，其特征在于，所述选通逻辑电路包括：

所述选通逻辑电路为异或门电路；所述异或门电路的第一与第二输入端分别为所述选通逻辑电路中的第一与第二时钟接口；所述异或门电路的输出端为所述选通逻辑电路的输出端。

5.根据权利要求1-3任一项所述的高速逐次逼近型模数转换器，其特征在于，所述选通逻辑电路还包括：反相器及或非门电路；所述选通逻辑电路的第一时钟接口耦合到所述反相器的输入端，所述反相器的输出端耦合到所述或非门的第一输入端，所述选通逻辑电路的第二时钟接口耦合到所述或非门的第二输入端，所述或非门的输出端为所述选通逻辑电路的输出端。