CN104113338A - 异步逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种异步逐次逼近型模数转换器，包括由多位电容阵列组成的数模转换器，用于获取输入信号；比较器，用于比较数模转换器的输入信号，并锁存输出比较结果；移位输出模块，用于根据比较结果调整多位电容阵列中的电容的下极板电压，并在所述异步逐次逼近型模数转换器的一个转换周期内，存储比较器的所有比较结果，将存储的比较结果作为最终结果输出；异步寄存器型逐次逼近模数转换器还包括：时钟产生器，用于接收比较器输出的比较结果，并根据比较结果产生控制信号，以及通过控制信号驱动所述比较器执行比较工作；以及通过控制信号驱动移位输出模块执行调整工作。本发明的异步寄存器型逐次逼近模数转换器具有很高的工作速度。

Description

异步逐次逼近型模数转换器

技术领域

本发明涉及模数转换领域，特别是一种异步逐次逼近型模数转换器。

背景技术

近些年数字技术的飞速发展导致了各种系统对数转换器的转换速度要求也越来越高。其中，逐次逼近型模数转换器因其结构简单、面积小、功耗利用率高而广泛应用于各个领域。目前的逐次逼近型模数转换器主要包括有由多位电容阵列组成的数模转换器以及比较器，如图1所示，随着两个输入信号经电容阵列多次调整后相互逐渐逼近，即两个输入信号之间的电压差越来越小，这会使得比较器的工作时间加长，因此为了保证比较器能够有充足的时间进行工作，需设置比较器工作周期高于其最长的一次比较时间，即对比较器外接一个周期较长的时钟信号控制其进行工作。但是，当两个输入信号的电压差较大时，比较器的比较工作不需要消耗太长时间，所以现有的逐次逼近型模数转换器的转换速度还有很大的提高空间。

发明内容

本发明要解决的技术问题是提供一种异步逐次逼近型模数转换器，解决了传统同步逐次逼近型模数转换器的转换速度过慢的问题。

为解决上述技术问题本发明提供一种异步逐次逼近型模数转换器，包括由多位电容阵列组成的数模转换器，用于获取输入信号；比较器，用于比较所述数模转换器的输入信号，并锁存输出比较结果；移位输出模块，用于根据比较结果调整多位电容阵列中的电容的下极板电压，以及在所述异步逐次逼近型模数转换器的一个转换周期内，存储比较器的所有比较结果，并将存储的比较结果作为最终结果输出；其中，所述异步寄存器型逐次逼近模数转换器还包括：

时钟产生器，用于接收比较器输出的比较结果，并根据所述比较结果产生控制信号，以及通过控制信号驱动所述比较器比较所述数模转换器的输入信号；以及通过控制信号驱动移位输出模块根据比较结果调整多位电容阵列中的电容的下极板电压。

其中，所述数模转换器具体用于：获取输入信号V_ip和V_in；

所述比较器具体用于：比较V_ip和V_in，从而生成并锁存输出第一比较结果以及第二比较结果；

所述时钟产生器具体用于：接收比较器输出的第一比较结果以及第二比较结果，从而产生第一控制信号以及第二控制信号，并通过第一控制信号驱动所述比较器，以及通过第二控制信号驱动所述移位输出模块执行工作。

其中，所述第一控制信号包括：正向第一控制信号CLK以及反向第一控制信号CLK′；

所述比较器具体包括：

放大电路，用于接收所述数模转换器输出的V_ip以及V_in，并将接收到的V_ip和V_in之间的电压差进行放大；该放大电路包括：晶体管M1、M2、M3、M4、M5；M1的栅极作为接入所述V_ip，其源极与M2的源极和M3的漏极连接，其漏极作为比较器的第一输出端OUT_P；M2的栅极接入所述V_in，其源极与M3的漏极连接，其漏极作为比较器的第二输出端OUT_N；M3的源极接地；M4的源极接电源VDD，漏极与OUT_N连接；M5的源极接电源VDD，漏极与OUT_P连接；其中，M3的栅极与所述时钟产生器的输出端连接，用于接入CLK′；M4以及M5的栅极均与所述时钟产生器的输出端连接，用于接入CLK；

锁存电路，用于根据V_in和V_ip生成并锁存第一比较结果以及第二比较结果；该锁存电路包括：晶体管M6、M7、M8、M9、M10；M6的源极接入VDD，其漏极与OUT_N连接，其栅极与OUT_P连接；M6的源极接入VDD，其漏极与OUT_P连接，其栅极与OUT_N连接；M8的漏极分别与M4的漏极、M6的漏极以及OUT_N连接，其栅极与OUT_P连接；M9的漏极分别与M5的漏极、M7的漏极以及OUT_P连接，其栅极与OUT_N连接；M10的漏极分别与M8和M9的源极连接，其源极接地；其中，M10的栅极均与所述时钟产生器的输出端连接，用于接入CLK；OUT_P输出第一比较结果，OUT_N输出第二比较结果。

其中，所述时钟产生器具体包括：晶体管M11、M12、M13、M14、M15、M16以及M17，反相器F1、F2、F3，与非门，或非门；

其中，M11，其栅极与OUT_N连接；M12的源极接入VDD，其栅极与OUT_P连接；M13的漏极分别与M11的漏极以及M12的漏极连接，其源极接地；M14的漏极分别与M11的漏极、M12的漏极以及M13的漏极连接，其源极接地；或非门的第一输入端分别与M11的漏极、M12的漏极、M13的漏极以及M14的漏极连接，其第二输入端与M13的栅极连接；F1的输入端与或非门的输出端连接，其输出端与M3的栅极连接；M15的漏极与M14的栅极连接，其源极接地；M16的源极接入VDD，其栅极分别与M11的漏极、M12的漏极、M13的漏极、M14的漏极以及或非门的第一输入端连接；M17的漏极与M16的漏极连接，其源极接地；与非门的第一输入端分别于M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极连接，其第二输入端分别与M16的漏极和M17的漏极连接；F2的输入端和与非门的输出端连接，其输出端与M17的栅极连接；F3的输入端分别于M16的漏极、M17的漏极以及与非门的第二输入端连接，其输出端分别与M14的栅极以及M15的漏极连接；

其中，M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极均与M点连接，该M点产生所述第二控制信号；M13的栅极外接采样时钟信号；所述或非门的输出端分别与M10的栅极、M4的栅极以及M7的栅极连接，用于输出CLK；F1的输出端与M3的栅极连接，用于输出CLK′。

其中，所述数模转换器具体包括N+1位电容阵列，每位电容阵列具体包括第一电容以及第二电容；第N+1位电容阵列中的第一电容以及第二电容的下极板恒接地；

所述移位输出模块包括：

与前N位电容阵列一一对应的N位移位寄存器；其中，第一位移位寄存器的输入端接入VDD，且前一位移位寄存器的输出端与后一位移位寄存器的输入端连接，每位移位寄存器的控制端与M点连接，用于接入所述第二控制信号；

与前N位电容阵列一一对应的N位第一输出寄存器；其中，第X位第一输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUTn连接，用于接入所述第二比较结果，其输出端通过反相器F4与第X位电容阵列中的第一电容的下极板连接，用于改变该第一电容的下极板电压；第K位第一输出寄存器的输出端通过第一开关管与第二开关管的第一段连接，第二开关管的第二端与地连接，第一开关管的控制端接入第K－1位时钟信号，第二开关管管的控制端接入第K－1位时钟信号的反向信号；

与前N位电容阵列一一对应的N位第二输出寄存器；其中，第X位第二输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUT_P连接，用于接入所述第一比较结果，其输出端通过反相器F5与第N位电容阵列中的第二电容的下极板连接；第K位第二输出寄存器的输出端通过第三开关管与第四开关管的第一段连接，第四开关管的第二端与VDD连接，第三开关管的控制端接入第K－1位时钟信号的反向信号，第四开关管管的控制端接入第K－1位时钟信号；

其中，N为不小于3的正整数，X∈N，K为正整数且2≤K≤N－1；第N位移位寄存器的输出端还与M15的栅极连接；所有第一输出寄存器所输出的比较结果作为所述异步逐次逼近型模数转换器的最终结果。

其中，同一位电容阵列中的第一电容与第二电容的电容值相等，且第N位和第N+1位电容阵列中的第一电容以及第二电容均为单位电容；

第Y位电容阵列中的第一电容和第二电容的电容值=2^(N－Y)×C；

其中，Y为正整数且3≤Y≤N，C为单位电容的电容值。

本发明的上述方案具有如下有益效果：

本发明的比较器与时钟产生器相当于一个闭环的反馈系统，时钟产生器根据比较器的输出结果产生控制信号，控制信号能够驱动比较器以及移位输出模块执行相关工作。相比于现有技术，本发明的比较器进行的比较工作以及输出模块的调整工作无需由周期固定的外部控制信号驱动，因此整个异步寄存器型逐次逼近模数转换器的工作速度得到了提高。

附图说明

图1为信号的逐次逼近波形图；

图2为本发明中异步逐次逼近模数转换器的结构示意图；

图3为本发明中的比较器的结构示意图；

图4为本发明中的时钟产生器的结构示意图；

图5为本发明中的采样时钟信号、正向第一控制信号、反向第一控制信号以及第二控制信号的时序示意图；

图6为现有的数模转换器的结构示意图；

图7为本发明中的移位寄存器与第一输出寄存器的连接示意图；

图8为本发明中的移位寄存器与第二输出寄存器的连接示意图；

图9为本发明中的数模转换器的结构示意图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图1所示，一种异步逐次逼近型模数转换器，包括由多位电容阵列组成的数模转换器，用于获取输入信号(一般的模数转换器均是向采样模块获取输入信号，由于本发明没有对采样模块进行改进，图1未画出采样模块)；比较器，用于比较所述数模转换器的输入信号，并锁存输出比较结果；移位输出模块，用于根据比较结果调整多位电容阵列中的电容的下极板电压，以及在所述异步逐次逼近型模数转换器的一个转换周期内，存储比较器的所有比较结果，并将存储的比较结果作为最终结果输出；其特征在于，所述异步寄存器型逐次逼近模数转换器还包括：

时钟产生器，用于接收比较器输出的比较结果，并根据所述比较结果产生控制信号，以及通过控制信号驱动所述比较器比较所述数模转换器的输入信号；以及通过控制信号驱动移位输出模块根据比较结果调整多位电容阵列中的电容的下极板电压。

本发明的比较器与时钟产生器相当于一个闭环的反馈系统，时钟产生器根据比较器的输出结果产生控制信号，控制信号能够驱动比较器以及移位输出模块执行相关工作。相比于现有技术，本发明的比较器进行的比较工作以及输出模块的调整工作无需由周期固定的外部控制信号驱动，因此整个异步寄存器型逐次逼近模数转换器的工作速度得到了提高。

所述数模转换器具体用于：获取输入信号V_ip和V_in；所述比较器具体用于：比较V_ip和V_in，从而生成并锁存输出第一比较结果以及第二比较结果；

所述时钟产生器具体用于：接收比较器输出的第一比较结果以及第二比较结果，从而产生第一控制信号以及第二控制信号，并通过第一控制信号驱动所述比较器，以及通过第二控制信号驱动所述移位输出模块执行工作。

具体地，如图3所示，所述比较器包括：

所述第一控制信号包括：正向第一控制信号CLK以及反向第一控制信号CLK′；

所述比较器具体包括：

放大电路，用于接收所述数模转换器输出的V_ip以及V_in，并将接收到的V_ip和V_in之间的电压差进行放大；该放大电路包括：晶体管M1、M2、M3、M4、M5；M1的栅极作为接入所述V_ip，其源极与M2的源极和M3的漏极连接，其漏极作为比较器的第一输出端OUT_P；M2的栅极接入所述V_in，其源极与M3的漏极连接，其漏极作为比较器的第二输出端OUT_N；M3的源极接地；M4的源极接电源VDD，漏极与OUT_N连接；M5的源极接电源VDD，漏极与OUT_P连接；其中，M3的栅极与所述时钟产生器的输出端连接，用于接入CLK′；M4以及M5的栅极均与所述时钟产生器的输出端连接，用于接入CLK；

锁存电路，用于根据V_in和V_ip生成并锁存第一比较结果以及第二比较结果；该锁存电路包括：晶体管M6、M7、M8、M9、M10；M6的源极接入VDD，其漏极与OUT_N连接，其栅极与OUT_P连接；M6的源极接入VDD，其漏极与OUT_P连接，其栅极与OUT_N连接；M8的漏极分别与M4的漏极、M6的漏极以及OUT_N连接，其栅极与OUT_P连接；M9的漏极分别与M5的漏极、M7的漏极以及OUT_P连接，其栅极与OUT_N连接；M10的漏极分别与M8和M9的源极连接，其源极接地；其中，M10的栅极均与所述时钟产生器的输出端连接，用于接入CLK；OUT_P输出第一比较结果，OUT_N输出第二比较结果。

本实施例的比较器中的M1、M2、M3、M4，M5组成一个放大电路，该放大电路采用传统的共源级差动放大器结构，即M1和M2作为输入管（接收V_in和V_ip），M3管作为尾电流源，M4和M5作为负载管，共同完成对V_in和V_ip的差模放大的功能，以保证比较器能够准确地对V_in和V_ip进行比较，并提高比较器的工作速度。

当V_ip大于V_in时，在该预放大工作状态下，V_ip和V_in的差模得到放大，此时OUT_P电压低于OUT_N电压。当锁存电路开始工作时，OUT_P的低电压使M6管打开，M8管关断，将OUT_N处的电压向VDD拉升，相反的OUT_N的高电压会使M9管子打开，M7管子关断，将OUT_P向GND电位下降，即V_ip大于V_in时，OUT_P锁存输出GND电位，OUT_N锁存输出VDD电位。同理当V_ip小于V_in时，OUT_P电压高于OUT_N电压，分别将M8，M7打开，M6，M9关断，相应的将OUT_P向VDD拉升，OUT_N向GND下降。

进一步地，在本发明的上述实施例中，所述时钟产生器具体包括：晶体管M11、M12、M13、M14、M15、M16以及M17，反相器F1、F2、F3，与非门，或非门；

其中，M11，其栅极与OUT_N连接；M12的源极接入VDD，其栅极与OUT_P连接，二；M13的漏极分别与M11的漏极以及M12的漏极连接，其源极接地；M14的漏极分别与M11的漏极、M12的漏极以及M13的漏极连接，其源极接地；或非门的第一输入端分别与M11的漏极、M12的漏极、M13的漏极以及M14的漏极连接，其第二输入端与M13的栅极连接；F1的输入端与或非门的输出端连接，其输出端与M3的栅极连接；M15的漏极与M14的栅极连接，其源极接地；M16的源极接入VDD，其栅极分别与M11的漏极、M12的漏极、M13的漏极、M14的漏极以及或非门的第一输入端连接；M17的漏极与M16的漏极连接，其源极接地；与非门的第一输入端分别于M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极连接，其第二输入端分别与M16的漏极和M17的漏极连接；F2的输入端和与非门的输出端连接，其输出端与M17的栅极连接；F3的输入端分别于M16的漏极、M17的漏极以及与非门的第二输入端连接，其输出端分别与M14的栅极以及M15的漏极连接；

其中，M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极均与M点连接，该M点产生所述第二控制信号；M13的栅极外接采样时钟信号；所述或非门的输出端分别与M10的栅极、M4的栅极以及M7的栅极连接，用于输出CLK；F1的输出端与M3的栅极连接，用于输出CLK′。

本实施例的CLKs为外接的采样时钟信号，当采样时钟信号为高电平的时候，即表示模数转换器进入采样阶段，此时M13导通，M点被M13拉到GND电位，M点的第二控制信号与CLKs信号分别输入至或非门后向比较器中的M4、M7以及M10的栅极输出低电位的CLK，此外，CLK经过F1，F1输出CLK的反向信号CLK′，该CLK′为高电位，并到达比较器的M3的栅极。

CLKs信号降为低电位时，即表示模数转换器进入比较阶段，CLKs经过或非门，CLK信号变为高电平，CLK′为低电位平，比较器放大电路关断，锁存电路工作。第二控制信号在0电位的时候，M16导通，a点为高电位，第二控制信号与a点的信号经过与非门和F2，使b点电位为0，致使M17截止，同时a为高电位，经过F3后，c为高电位，M14截止。一旦比较器比较出结果，也就是第一比较结果或第二比较结果有一个为零，则第二控制信号会被M11或M12拉到高电位，第二控制信号经过左边的或非门将CLK拉到低电位，则CLK′为高电位，比较器放大电路工作（即接收新的V_in以及Vip，并放大它们的电压差）。同时第二控制信号为高电位，使移位输出模块执行调整工作，经过与非门和一个反相器，b点升高为高电位，将M17导通，a点电位被拉到低电位，经过F3，c点电位升高，M14管子打开，第二控制信号被拉到低电位，移位输出模块停止调整工作，第二控制信号直到比较器输出下一个比较结果后才会再次被拉到高电位。

具体地，在本发明的上述实施例中，所述数模转换器具体包括N+1位电容阵列，每位电容阵列具体包括第一电容以及第二电容；第N+1位电容阵列中的第一电容以及第二电容的下极板恒接地；

所述移位输出模块包括：

与前N位电容阵列一一对应的N位第一输出寄存器；其中，第X位第一输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUTn连接，用于接入所述第二比较结果，其输出端通过反相器F4与第X位电容阵列中的第一电容的下极板连接，用于改变该第一电容的下极板电压；第K位第一输出寄存器的输出端通过第一开关管与第二开关管的第一段连接，第二开关管的第二端与地连接，第一开关管的控制端接入第K－1位时钟信号，第二开关管管的控制端接入第K－1位时钟信号的反向信号；

与前N位电容阵列一一对应的N位第二输出寄存器；其中，第X位第二输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUT_P连接，用于接入所述第一比较结果，其输出端通过反相器F5与第N位电容阵列中的第二电容的下极板连接；第K位第二输出寄存器的输出端通过第三开关管与第四开关管的第一段连接，第四开关管的第二端与VDD连接，第三开关管的控制端接入第K－1位时钟信号的反向信号，第四开关管管的控制端接入第K－1位时钟信号；

其中，N为不小于3的正整数，X∈N，K为正整数且2≤K≤N－1；第N位移位寄存器的输出端还与M15的栅极连接；所有第一输出寄存器所输出的比较结果作为所述异步逐次逼近型模数转换器的最终结果。

下面结合图6、图7和图8，对本发明的移位输出模块进行想详细描述：

图6为目前常见的N+1位数模转换器的结构示意图（其中的开关在实际结构中为逻辑电路），考虑到模数转换器的精确度，通常将第N+1位电容阵列中的第一电容以及第二电容恒接地（GND），剩下的1至N位电容阵列中的第一电容的下极板电压对应由本发明的第一输出寄存器负责控制，而第二电容的下极板电压对应由本发明的第二输出寄存器负责控制。

图7所示的为N位移位寄存器与N位第一输出寄存器的连接结构，第二控制信号用于控制N位移位寄存器，当采样阶段完成后的第1次比较过程中（即第二控制信号的第1个上升沿开始），第1位移位寄存器开始产生clk1信号，并在移位寄存器内部设定的延迟到达后将VDD持续导通至第2位移位寄存器，当第二控制信号的第2个上升沿发生后，第2位移位寄存器能够产生clk2，并在内部设定的时延到达后将VDD传给第3位移位寄存器；其中，clk1信号控制第1位第一输出寄存器保存第二比较结果，并锁存输出bit1，同时，bit1经过反向器F4到达第一位电容阵列的第一电容C1的下极板，如果bit1为1，则第一位电容阵列的第一电容C1的下极板就相当于接在GND上，如果bit1为0，则第一位电容阵列的第一电容C1的下极板相当于接在VDD上；此外，第2位第一输寄存器的输出端所接的M1′和M2′是用来在第二控制信号的第1个上升沿触发时，改变第二位电容阵列的第一电容C2的下极板电压，其中，clk1′是clk1的反向信号，在clk1高电平没有到来之前，M1′截止，M2′导通，当clk1高电平到来时候，M1′导通，M2′截止，将V点拉到GND电位，再经过反相器F4，C2的下极板就被拉到VDD电平。同理后续的第一电容的下极板电压调整方式与此一样，不再赘述。此外，如图8所示的N位移位寄存器与N位第二输出寄存器的连接结构，其原理与图7一致，同样不再赘述，但需要注意的是，同一电容阵列中若第一电容被对应的第一输出寄存器调整为VDD，则第二电容被对应的第二输出寄存器调整为GND；反之，若第一电容被对应的第一输出寄存器调整为GND，则第二电容被对应的第二输出寄存器调整为VDD。综上所述可知，假设总共有9位电容阵列，排除最后一位电容阵列（电容下极板恒接地），那么可控制前8位的电容阵列中的下极板电压（即电容的下极板电压）为VDD或GND；进一步地，在模数转换器处于比较阶段时，第1次比较可控制第1位电容阵列以及第2位电容阵列的下极板电压为VDD或GND，第2次比较可控制第2位电容阵列以及第3位电容阵列的下极板电压，以此类推，第8次比较结束后，则8位第一输出寄存器的比较结果作为所述异步逐次逼近型模数转换器的的最终结果。

具体地，在本发明的上述实施例中，同一位电容阵列中的第一电容与第二电容的电容值相等，且第N位和第N+1位电容阵列中的第一电容以及第二电容均为单位电容；

第Y位电容阵列中的第一电容和第二电容的电容值=2^(N－Y)×C；

其中，Y为正整数且3≤Y≤N，C为单位电容的电容值。

本实施例的最后两位电容阵列中的电容为单位电容，其余位电容阵列中的电容大小成比例变化，即前几位电容阵列中的电容相对较大，可在刚开始的几次比较过程中进行大幅度让V_in和V_ip的相互逼近；后几位电容阵列中的电容相对较小，随着生成的V_in和V_ip之间的电压差越来越小，在之后几次的比较过程中逼近幅度也逐渐减小，以保证精确度。

如图9所示，本发明具体提供一种具体的数模转换器结构，包括9位电容阵列。其中，数模转换器的第9位电容阵列的第一电容C9以及第二电容C9恒接地（GND），因此可实现8位的信号逼近。C8和C9均为单位电容，C1至C8的电容值依次以2倍的关系递减。此外，第一电容的上极板的左侧设置一个接地的dummy（虚拟）电容，用于中和比较器的M1对数模转换器产生寄生电容；同样地，第二电容的上极板的左侧也设置一个接地的dummy电容，以中和比较器的M2对数模转换器产生寄生电容。

在采样阶段：第一位电容阵列中的第一电容C1的下极板接VDD，其余的第一电容均接GND。第一位电容阵列中的第二电容的下极板接GND，其余的第二电容均接VDD。

在比较阶段：比较器对V_ip和V_in进行第1次比较。如果V_ip大于V_in，则第一电容C1的下极板接到GND，第一电容C2的下极板接到VDD上，同时第二电容C1的下极板接VDD，第二电容C2接GND；如果V_in大于V_ip，则第一电容C1和第二电容C1的下极板电压不变，而第一电容C2的下极板接VDD，第二电容C2的下极板接GND。在第2次比较过程：如果V_ip大于V_in，则第一电容C2的下极板由VDD变为GND，同时第一电容C3的下极板由GND变为VDD，第二电容C2的下极板由GND变为VDD，第二电容C3下极板由VDD变为GND；如果V_in大于V_ip，则第一电容C2和第二电容C2的下极板电压不变，同时第一电容C3的下极板由GND变为VDD，第二电容C3的下极板由VDD变为GND。以此类推，直到完成第8次比较过程。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种异步逐次逼近型模数转换器，包括由多位电容阵列组成的数模转换器，用于获取输入信号；比较器，用于比较所述数模转换器的输入信号，并锁存输出比较结果；移位输出模块，用于根据比较结果调整多位电容阵列中的电容的下极板电压，以及在所述异步逐次逼近型模数转换器的一个转换周期内，存储比较器的所有比较结果，并将存储的比较结果作为最终结果输出；其特征在于，所述异步寄存器型逐次逼近模数转换器还包括：

时钟产生器，用于接收比较器输出的比较结果，并根据所述比较结果产生控制信号，以及通过控制信号驱动所述比较器比较所述数模转换器的输入信号；以及通过控制信号驱动移位输出模块根据比较结果调整多位电容阵列中的电容的下极板电压。

2.根据权利要求1所述的异步逐次逼近型模数转换器，其特征在于，

所述数模转换器具体用于：获取输入信号V_ip和V_in；

所述比较器具体用于：比较V_ip和V_in，从而生成并锁存输出第一比较结果以及第二比较结果；

所述时钟产生器具体用于：接收比较器输出的第一比较结果以及第二比较结果，从而产生第一控制信号以及第二控制信号，并通过第一控制信号驱动所述比较器，以及通过第二控制信号驱动所述移位输出模块执行工作。

3.根据权利要求2所述的异步逐次逼近型模数转换器，其特征在于，所述第一控制信号包括：正向第一控制信号CLK以及反向第一控制信号CLK′；

所述比较器具体包括：

放大电路，用于接收所述数模转换器输出的V_ip以及V_in，并将接收到的V_ip和V_in之间的电压差进行放大；该放大电路包括：晶体管M1、M2、M3、M4、M5；M1的栅极作为接入所述V_ip，其源极与M2的源极和M3的漏极连接，其漏极作为比较器的第一输出端OUT_P；M2的栅极接入所述V_in，其源极与M3的漏极连接，其漏极作为比较器的第二输出端OUT_N；M3的源极接地；M4的源极接电源VDD，漏极与OUT_N连接；M5的源极接电源VDD，漏极与OUT_P连接；其中，M3的栅极与所述时钟产生器的输出端连接，用于接入CLK′；M4以及M5的栅极均与所述时钟产生器的输出端连接，用于接入CLK；

锁存电路，用于根据V_in和V_ip生成并锁存第一比较结果以及第二比较结果；该锁存电路包括：晶体管M6、M7、M8、M9、M10；M6的源极接入VDD，其漏极与OUT_N连接，其栅极与OUT_P连接；M6的源极接入VDD，其漏极与OUT_P连接，其栅极与OUT_N连接；M8的漏极分别与M4的漏极、M6的漏极以及OUT_N连接，其栅极与OUT_P连接；M9的漏极分别与M5的漏极、M7的漏极以及OUT_P连接，其栅极与OUT_N连接；M10的漏极分别与M8和M9的源极连接，其源极接地；其中，M10的栅极均与所述时钟产生器的输出端连接，用于接入CLK；OUT_P输出第一比较结果，OUT_N输出第二比较结果。

4.根据权利要求3所述的异步逐次逼近型模数转换器，其特征在于，所述时钟产生器具体包括：晶体管M11、M12、M13、M14、M15、M16以及M17，反相器F1、F2、F3，与非门，或非门；

其中，M11，其栅极与OUT_N连接；M12的源极接入VDD，其栅极与OUT_P连接；M13的漏极分别与M11的漏极以及M12的漏极连接，其源极接地；M14的漏极分别与M11的漏极、M12的漏极以及M13的漏极连接，其源极接地；或非门的第一输入端分别与M11的漏极、M12的漏极、M13的漏极以及M14的漏极连接，其第二输入端与M13的栅极连接；F1的输入端与或非门的输出端连接，其输出端与M3的栅极连接；M15的漏极与M14的栅极连接，其源极接地；M16的源极接入VDD，其栅极分别与M11的漏极、M12的漏极、M13的漏极、M14的漏极以及或非门的第一输入端连接；M17的漏极与M16的漏极连接，其源极接地；与非门的第一输入端分别于M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极连接，其第二输入端分别与M16的漏极和M17的漏极连接；F2的输入端和与非门的输出端连接，其输出端与M17的栅极连接；F3的输入端分别于M16的漏极、M17的漏极以及与非门的第二输入端连接，其输出端分别与M14的栅极以及M15的漏极连接；

其中，M11的漏极、M12的漏极、M13的漏极、M14的漏极、或非门的第一输入端以及M16的栅极均与M点连接，该M点产生所述第二控制信号；M13的栅极外接采样时钟信号；所述或非门的输出端分别与M10的栅极、M4的栅极以及M7的栅极连接，用于输出CLK；F1的输出端与M3的栅极连接，用于输出CLK′。

5.根据权利要求4所述的异步逐次逼近型模数转换器，其特征在于，所述数模转换器具体包括N+1位电容阵列，每位电容阵列具体包括第一电容以及第二电容；第N+1位电容阵列中的第一电容以及第二电容的下极板恒接地；

所述移位输出模块包括：

与前N位电容阵列一一对应的N位移位寄存器；其中，第一位移位寄存器的输入端接入VDD，且前一位移位寄存器的输出端与后一位移位寄存器的输入端连接，每位移位寄存器的控制端与M点连接，用于接入所述第二控制信号；

与前N位电容阵列一一对应的N位第一输出寄存器；其中，第X位第一输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUTn连接，用于接入所述第二比较结果，其输出端通过反相器F4与第X位电容阵列中的第一电容的下极板连接，用于改变该第一电容的下极板电压；第K位第一输出寄存器的输出端通过第一开关管与第二开关管的第一段连接，第二开关管的第二端与地连接，第一开关管的控制端接入第K－1位时钟信号，第二开关管管的控制端接入第K－1位时钟信号的反向信号；

与前N位电容阵列一一对应的N位第二输出寄存器；其中，第X位第二输出寄存器的控制端与第X位移位寄存器的输出端连接，用于接入第X位移位寄存器对应输出的第X位时钟信号，其输入端与OUT_P连接，用于接入所述第一比较结果，其输出端通过反相器F5与第N位电容阵列中的第二电容的下极板连接；第K位第二输出寄存器的输出端通过第三开关管与第四开关管的第一段连接，第四开关管的第二端与VDD连接，第三开关管的控制端接入第K－1位时钟信号的反向信号，第四开关管管的控制端接入第K－1位时钟信号；

其中，N为不小于3的正整数，X∈N，K为正整数且2≤K≤N－1；第N位移位寄存器的输出端还与M15的栅极连接；所有第一输出寄存器所输出的比较结果作为所述异步逐次逼近型模数转换器的最终结果。

6.根据权利要求5所述的异步逐次逼近型模数转换器，其特征在于：

同一位电容阵列中的第一电容与第二电容的电容值相等，且第N位和第N+1位电容阵列中的第一电容以及第二电容均为单位电容；

第Y位电容阵列中的第一电容和第二电容的电容值=2^(N－Y)×C；

其中，Y为正整数且3≤Y≤N，C为单位电容的电容值。