CN112688689B - 异步逐次逼近型模数转换器 - Google Patents
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Abstract
本发明公开了一种异步逐次逼近型模数转换器，所述模数转换器包括：采样保持模块、比较模块、数模转换模块及逐次逼近逻辑模块；所述逐次逼近逻辑模块包括：异步逻辑单元、级联的N个时间窗口产生单元及与所述N个时间窗口产生单元一一对应的N个锁存单元；所述时间窗口产生单元用于根据其时钟端的时钟信号将其参考信号输入端输入的参考信号由其参考信号输出端输出；第M个时间窗口产生单元用于在第M个时间窗口产生单元输出参考信号时将其窗口信号输出端信号翻转，并在第M‑1个时间窗口产生单元输出参考信号时将其窗口信号输出端信号再次翻转以生成窗口信号。本发明实施例能够提高模数转换器的转换速度。
Description
技术领域
本发明实施例涉及模数转换技术，尤其涉及一种异步逐次逼近型模数转换器。
背景技术
随着现代电力电子技术的发展，越来越需要模拟技术与数字技术进行融合以满足现代电力电子技术的高性能要求，模数转换器作为模拟技术与数字技术之间融合的桥梁，起到的作用越来越大。
然而，现有的模数转换器转换速度较慢，限制了模数转换器的应用，进而限制了现代电力电子技术的发展。
发明内容
本发明提供一种异步逐次逼近型模数转换器，以提高模数转换器的转换速度。
本发明实施例提供了一种异步逐次逼近型模数转换器，所述模数转换器包括：采样保持模块、比较模块、数模转换模块及逐次逼近逻辑模块；所述比较模块的输入端与所述采样保持模块及所述数模转换模块电连接，所述比较模块的输出端与所述逐次逼近逻辑模块电连接；所述数模转换模块与所述逐次逼近逻辑模块电连接；所述逐次逼近逻辑模块包括：异步逻辑单元、级联的N个时间窗口产生单元及与所述N个时间窗口产生单元一一对应的N个锁存单元；所述时间窗口产生单元包括参考信号输入端、参考信号输出端、时钟端和窗口信号输出端，第M个时间窗口产生单元的参考信号输出端与第M-1个时间窗口产生单元的参考信号输入端电连接，第N个时间窗口产生单元的参考信号输入端输入参考信号；所述时间窗口产生单元用于根据其时钟端的时钟信号将其参考信号输入端输入的参考信号由其参考信号输出端输出；第M个时间窗口产生单元用于在第M个时间窗口产生单元输出参考信号时将其窗口信号输出端信号翻转，并在第M-1个时间窗口产生单元输出参考信号时将其窗口信号输出端信号再次翻转以生成窗口信号；第1个时间窗口产生单元用于在第1个时间窗口产生单元输出所述参考信号时将其窗口信号输出端输出的信号翻转；1＜M≤N；所述异步逻辑单元的输出端与所述N个时间窗口产生单元的时钟端及所述比较模块的使能端电连接；所述锁存单元的输入端与所述比较模块的输出端电连接，所述锁存单元的使能端与所述时间窗口产生单元的窗口信号输出端电连接，所述锁存单元的输出端与所述数模转换模块电连接。
可选地，第M个时间窗口产生单元包括：D触发器和功能逻辑子单元，所述D触发器的时钟端作为第M个时间窗口产生单元的时钟端，所述D触发器的输入端作为所述第M个时间窗口产生单元的参考信号输入端，所述D触发器的第一输出端作为所述第M个时间窗口产生单元的参考信号输出端；所述功能逻辑子单元的输出端作为第M个时间窗口产生单元的窗口信号输出端，所述功能逻辑子单元用于在所述第M个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号翻转，并在第M-1个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号再次翻转以生成所述窗口信号。
可选地，所述功能逻辑子单元包括：第一非门及第一或非门；在第M个时间窗口产生单元中，所述第一或非门的第一输入端与所述D触发器的第二输出端电连接，所述第一或非门的第二输入端与所述第一非门的输出端电连接，所述第一或非门的输出端作为所述功能逻辑子单元的输出端；所述第一非门的输入端与第M-1个时间窗口产生单元中D触发器的第二输出端电连接。
可选地，所述功能逻辑子单元包括：第二非门及第二或非门；在第M个时间窗口产生单元中，所述第二非门的输入端与所述D触发器的第一输出端电连接，所述第二非门的输出端与所述第二或非门的第一输入端电连接，所述第二或非门的第二输入端与第M-1个时间窗口产生单元中D触发器的第一输出端电连接，所述第二或非门的输出端作为所述功能逻辑子单元的输出端。
可选地，第1个时间窗口产生单元包括D触发器；在第1个时间窗口产生单元中，所述D触发器的输入端作为第1个时间窗口产生单元的参考信号输入端，所述D触发器的时钟端作为第1个时间窗口产生单元的时钟端，所述D触发器的第一输出端作为第1个时间窗口产生单元的参考信号输出端及窗口信号输出端。
可选地，所述模数转换器被配置为根据外部采样时钟执行采样过程和转换过程，第1个时间窗口产生单元用于在转换过程结束时将其窗口信号输出端输出的信号再次翻转。
可选地，所述异步逻辑单元包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；所述异步逻辑单元的第一输入端与所述第1个时间窗口产生单元中D触发器的第一输出端电连接，所述异步逻辑单元的第二输入端接入所述外部采样时钟，所述异步逻辑单元的第三输入端与所述比较模块的一输出端电连接，所述异步逻辑单元的第四输入端与所述比较模块的另一输出端电连接；所述异步逻辑单元用于仅在第1个时间窗口产生单元中D触发器未输出参考信号、所述外部采样时钟为转换过程且其第三输入端及第四输入端的电位相同时控制其输出端输出第一电平信号。
可选地，第M个时间窗口产生单元中D触发器及第1个时间窗口产生单元中的D触发器为TSPC型D触发器。
可选地，所述锁存单元包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管及第四N型晶体管；所述第一P型晶体管及所述第四P型晶体管的控制端作为所述锁存单元的复位端，所述第一P型晶体管的第一端、所述第二P型晶体管的第一端、所述第三P型晶体管的第一端及所述第四P型晶体管的第一端均接入第一电源信号；所述第一P型晶体管的第二端与所述第二P型晶体管的第二端电连接，并作为所述锁存单元的一输出端；所述第二P型晶体管的控制端与所述第三P型晶体管的第二端电连接；所述第三P型晶体管的控制端与所述第二P型晶体管的第二端电连接；所述第四P型晶体管的第二端与所述第三P型晶体管的第二端电连接，并作为所述锁存单元的另一输出端；所述第一N型晶体管的控制端作为所述锁存单元的一输入端，所述第一N型晶体管的第一端与所述第二P型晶体管的第二端电连接，所述第一N型晶体管的第二端与所述第三N型晶体管的第一端电连接；所述第二N型晶体管的控制端作为所述锁存单元的另一输入端，所述第二N型晶体管的第一端与所述第三P型晶体管的第二端电连接，所述第二N型晶体管的第二端与所述第四N型晶体管的第一端电连接；所述第三N型晶体管的控制端与所述第四N型晶体管的控制端电连接，并作为所述锁存单元的使能端，所述第三N型晶体管的第二端及所述第四N型晶体管的第二端均接入第二电源信号。
可选地，所述模数转换器还包括：误差校正逻辑模块；所述误差校正逻辑模块的输入端与所述逐次逼近逻辑模块电连接，所述误差校正逻辑模块的输出端作为所述模数转换器的输出端，所述误差校正逻辑模块用于对所述逐次逼近逻辑模块的输出进行校正。
本实施例的有益效果：第一方面，异步逻辑单元的输出的时钟信号直接作为时间窗口产生单元的时钟信号，异步逻辑单元的速度较快，相比于现有的逐次逼近逻辑模块利用比较模块的两个输出信号经过复杂的逻辑运算产生移位寄存器的时钟信号，能够极大地节省时间；第二方面，本实施例中窗口信号在比较模块产生的比较结果之前产生，而窗口信号能够使能锁存模块，使得锁存模块开始锁存其输入端的信号，也即比较结果产生后能够及时地将比较结果锁存，逐次逼近逻辑模块中信号传输为并行方式，相比于现有的串行方式能够极大地减少产生比较结果至数模转换模块的控制端接收到新的控制信号(即数模转换模块中电荷再分配)的时间，从而提高模数转换器的速度。
附图说明
图1为现有的一种异步逐次逼近型模数转换器中逐次逼近逻辑模块的电路结构示意图；
图2为本发明实施例提供的一种异步逐次逼近型模数转换器的电路结构示意图；
图3为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图；
图4为本发明实施例提供的一种异步逐次逼近型模数转换器的时序图；
图5为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图；
图6为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图；
图7为图6中第M个时间窗口产生单元的放大图；
图8为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图；
图9为图8中第M个时间窗口产生单元的放大图；
图10为本发明实施例提供的一种异步逻辑单元的电路结构示意图；
图11为本发明实施例提供的一种TSPC型D触发器的电路结构；
图12为本发明实施例提供的一种锁存单元的电路结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术中提到的现有的异步逐次逼近型模数转换器存在转换精度较慢的问题，申请人经过仔细研究发现，产生此技术问题的原因在于：图1为现有的一种异步逐次逼近型模数转换器中逐次逼近逻辑模块的电路结构示意图，参考图1，现有的异步逐次逼近型模数转换器中逐次逼近逻辑模块包括由多个D触发器组成的移位寄存器以及由多个D触发器组成的控制寄存器，移位寄存器的时钟端输入Cmp_valid信号，而Cmp_valid信号由比较器的比较结果Op和On产生，在逐次逼近的过程中，从比较器输出比较结果到控制寄存器输出控制数模转换器改变状态的结果所用的时间为：Tlogic＝TCmp_Valid+TDFF_SHIFT+TDFF_DAC+TBuf；其中，TCmp_Valid是由比较器输出结果Op和On产生Cmp_Valid信号的逻辑延迟，此信号用于移位寄存器产生移位信号。TDFF_SHIFT是移位寄存器的逻辑延迟，TDFF_DAC是控制寄存器的逻辑延迟，TBuf是各种缓冲级的延迟。现有的逐次逼近逻辑模块中各信号为串行输出，逻辑延时较大，从而使得现有的异步逐次逼近型模数转换器速度较低。
针对上述技术问题，本发明提出如下解决方案：
图2为本发明实施例提供的一种异步逐次逼近型模数转换器的电路结构示意图，参考图2，模数转换器包括：采样保持模块10、比较模块11、数模转换模块12及逐次逼近逻辑模块13；比较模块11的输入端与采样保持模块10及数模转换模块12电连接，比较模块11的输出端与逐次逼近逻辑模块13电连接；数模转换模块12与逐次逼近逻辑模块13电连接；如图2中所示，除第1个锁存单元以外的锁存单元与数模转换模块12电连接，并且每个锁存单元的输出信号中的一个(DAC_P<N>或DAC_N<N>)作为逐次逼近逻辑模块对应位的输出(DATAOUT<N>、DATAOUT<N-1>、……、DATAOUT<1>)。
逐次逼近逻辑模块13包括：异步逻辑单元131、级联的N个时间窗口产生单元132及与N个时间窗口产生单元132一一对应的N个锁存单元133；
时间窗口产生单元132包括参考信号输入端A1、参考信号输出端A2、时钟端A3和窗口信号输出端A4，第M个时间窗口产生单元132的参考信号输出端A2与第M-1个时间窗口产生单元132的参考信号输入端A1电连接，第N个时间窗口产生单元132的参考信号输入端A1输入参考信号VDD；时间窗口产生单元132用于根据其时钟端A3的时钟信号将其参考信号输入端A1输入的参考信号由其参考信号输出端A2输出；第M个时间窗口产生单元132用于在第M个时间窗口产生单元132输出参考信号时将其窗口信号输出端A4的输出信号翻转，并在第M-1个时间窗口产生单元132输出参考信号时将其窗口信号输出端A4输出的信号再次翻转以生成窗口信号；第1个时间窗口产生单元132用于在第1个时间窗口产生单元132输出参考信号时将其窗口信号输出端A4输出的信号翻转；1＜M≤N；异步逻辑单元131的输出端与N个时间窗口产生单元132的时钟端A3及比较模块的使能端电连接；锁存单元133的输入的与比较模块11的输出端电连接，锁存单元133的使能端与时间窗口产生单元132的窗口信号输出端A4电连接，锁存单元133的输出端与数模转换模块12电连接。
具体地，如图2所示，采样保持模块10例如可以是采样保持电路，其输入端用于输入带进行模数转换的输入信号Vin，其控制端输入外部采样时钟clk，例如在外部采样时钟clk为高电平时，采样保持模块10中的开关导通，使得输入信号Vin存储至采样保持模块10中的电容上；并且在外部采样时钟clk为低电平时，采样保持模块10中的开关关断，由于采样保持模块10中电容的作用，输入信号Vin保持在比较模块11的一输入端上，比较模块11的另一输入端与数模转换模块12电连接，其具体比较过程为本领域技术人员所熟知，在此不再赘述。
需要说明的是，采样保持模块也可采用自举开关的形式，如图3所示，图3为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图，采样保持模块10包括两个自举开关101，此时采样保持模块的输入端可包括两个输入信号，即第一输入信号Vip与第二输入信号Vin，采样保持模块10中的电容与数模转换模块12中的电容共用。
在本实施例中，如图4所示，图4为本发明实施例提供的一种异步逐次逼近型模数转换器的时序图，其可对应于图2或图3中所示的模数转换器，结合图1至图3，第N个时间窗口产生单元132的参考信号输出端A2输出信号为S<N>，第N-1个时间窗口产生单元132的参考信号输出端A2输出信号为S<N-1>，第N个时间窗口产生单元132的窗口信号输出端A4的输出信号为MSB_EN；设参考信号VDD为高电平，窗口信号输出端A4的输出信号初始为低电平，当第N个时间窗口产生单元132的参考信号输出端A2输出参考信号时，也即S<N>由低电平变为高电平时，其窗口信号输出端A4的输出信号也由低电平变为高电平，锁存单元在高电平的作用下开始锁存其输入端输入的信号，当比较模块11比较出结果后，也即比较模块11的第一输出信号op和第二输出信号on不同时，比较结果能够及时地由锁存单元133经过锁存单元133的输出端输出至数模转换模块，以控制数模转换模块根据比较结果调节其输出至比较模块输入端的电压，同时在第N-1个时间窗口产生单元132的参考信号输出端A2输出参考信号时，第N个时间窗口产生单元132的窗口信号输出端A3输出的信号再次翻转，从而产生窗口信号(如图3中MSB_EN中的高电平脉冲)，此时由于第N个锁存单元的使能端变为低电平，其输出端输出的信号将保持不变，避免下一次比较结果对其输出端输出的信号产生影响，也即保证数模转换模块12输入的控制信号的准确性。在本实施例中，第一方面，异步逻辑单元131的输出的时钟信号clkc直接作为时间窗口产生单元的时钟信号，异步逻辑单元131的速度较快，相比于现有的逐次逼近逻辑模块利用比较模块的两个输出信号(op和on)经过复杂的逻辑运算产生移位寄存器的时钟信号，能够极大地节省时间；第二方面，本实施例中窗口信号在比较模块11产生的比较结果之前产生，而窗口信号能够使能锁存模块，使得锁存模块开始锁存其输入端的信号，也即比较结果产生后能够及时地将比较结果锁存，逐次逼近逻辑模块中信号传输为并行方式，从比较模块输出比较结果到控制寄存器输出控制数模转换器改变状态的结果所用的时间为锁存单元的时延以及各级缓冲的时延，相比于现有的串行方式能够极大地减少产生比较结果至数模转换模块的控制端接收到新的控制信号(即数模转换模块中电荷再分配)的时间，从而提高模数转换器的速度。
本实施例的有益效果：第一方面，异步逻辑单元的输出的时钟信号直接作为时间窗口产生单元的时钟信号，异步逻辑单元的速度较快，相比于现有的逐次逼近逻辑模块利用比较模块的两个输出信号经过复杂的逻辑运算产生移位寄存器的时钟信号，能够极大地节省时间；第二方面，本实施例中窗口信号在比较模块产生的比较结果之前产生，而窗口信号能够使能锁存模块，使得锁存模块开始锁存其输入端的信号，也即比较结果产生后能够及时地将比较结果锁存，逐次逼近逻辑模块中信号传输为并行方式，相比于现有的串行方式能够极大地减少产生比较结果至数模转换模块的控制端接收到新的控制信号(即数模转换模块中电荷再分配)的时间，从而提高模数转换器的速度。
可选地，图5为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图，参考图5，第M个时间窗口产生单元包括：D触发器1321和功能逻辑子单元1322，D触发器1321的时钟端作为第M个时间窗口产生单元132的时钟端A3，D触发器1321的输入端作为第M个时间窗口产生单元132的参考信号输入端A1，D触发器1321的第一输出端作为第M个时间窗口产生单元132的参考信号输出端A2；功能逻辑子单元1322的输出端作为第M个时间窗口产生单元132的窗口信号输出端A4，功能逻辑子单元1322用于在第M个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号翻转，并在第M-1个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号再次翻转以生成窗口信号。
示例性地，结合图4和图5对本发明实施例进行详细说明，设外部采样时钟clk为高电平时采样模块采样(即采样过程)，外部采样时钟为低电平时采样模块保持(即转换过程)；当外部采样时钟clk由高电平变为低电平时，异步逻辑单元131的输出的时钟信号clkc由高电平变为低电平(原因将在后续进行说明)，在时钟信号clkc的下降沿，D触发器1321将其输入端D输入的信号经一定延时t_dff后经其第一输出端Q输出，D触发器1321的第一输出端Q输出的高电平信号经一定延时t_rise后经功能逻辑子单元1322生成窗口信号的上升沿，由于clkc为低电平时，比较模块开始进行比较，经过一定延时t_cmp后产生比较结果(设此时op变为低电平)；此后由于op与on结果不一致，导致clkc经过一定延时后变为高电平，进而使得比较模块复位，经过一定延时t_rst后将比较模块的两个输出信号op和on复位，而op和on复位又会使得clkc经过一定延时t_asyn后变为低电平，比较模块开始进行下一位的比较过程，并且在第N-1个D触发器的输出端开始输出参考信号时，经过一定的延时t_fall产生窗口信号的下降沿，由于窗口信号的上升沿在比较结果产生之间产生，下降沿在下一比较结果的产生之前产生，既能够以并行的方式将本次比较结果及时锁存，又能够避免下一次的比较结果对本次比较结果产生影响，也即提高了模数转换器的比较速度，又能够保证模数转换器转换的准确性。
需要说明的是，如图4和图5所示，D触发器的复位端Set还可接入复位信号clkb，复位信号clkb与外部采样时钟clk互为相反的信号。锁存单元的复位端也可接入复位信号clkb。
示例性地，图6为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图，图7为图6中第M个时间窗口产生单元的放大图，结合图6和图7，功能逻辑子单元1322包括：第一非门13221及第一或非门13222；在第M个时间窗口产生单元132中，第一或非门13222的第一输入端作为功能逻辑子单元的第一输入端c1与D触发器1321的第二输出端
电连接，第一或非门13222的第二输入端与第一非门13221的输出端电连接，第一或非门13222的输出端作为功能逻辑子单元1322的输出端c3；第一非门13221的输入的作为功能逻辑子单元1322的第二输入端c2与第M-1个时间窗口产生单元中D触发器的第二输出端
电连接。
具体地，D触发器的第一输出端Q与第二输出端
的输出信号相反，在本实施例中，可利用D触发器的第一输出端Q外接锁存单元，而将D触发器的第二输出端与功能逻辑子单元电连接，D触发器两个输出端外接的器件较为均衡，避免D触发器的第一输出端外接过多负载而降低其带负载能力。当第M个时间窗口产生单元中D触发器输出参考信号时，其第一输出端Q为高电平，而第二输出端
为低电平，此时第一或非门13222的第一输入端为低电平，此时若第M-1个时间窗口产生单元中D触发器1321的第一输出端为低电平，也即其第二输出端为高电平，则第一反相器13221的输入端为高电平，第一反相器13221的输出端为低电平，也即第一或非门13222的第二输入端为低电平，则此时第一或非门13222的输出端为高电平，也即此时第一或非门13222的输出端输出高电平，即时间窗口产生单元的窗口信号输出端A4由低电平变为高电平，也即产生窗口信号的上升沿；当第M-1个时间窗口产生单元中D触发器1321的第一输出端Q输出高电平，第二输出端
输出低电平时，第一反相器13222的输出端输出高电平，从而使得第一或非门13222输出端输出低电平，也即产生窗口信号的下降沿。本实施例中利用简单的功能逻辑子单元即可产生窗口信号，有利于降低模数转换器的成本。需要说明的是，在模数转换器采用其他逻辑时，也可设置不同的功能逻辑子单元，只要其能够在第M个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号翻转，并在第M-1个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号再次翻转以生成所述窗口信号即可。功能逻辑子单元还可包括缓冲器13223。
在另外的实施方式中，如图8所示，图8为本发明实施例提供的又一种异步逐次逼近型模数转换器的电路结构示意图，图9为图8中第M个时间窗口产生单元的放大图，结合图8和图9，功能逻辑子单元包括：第二非门13224及第二或非门13225；在第M个时间窗口产生单元中，第二非门的13224的输入端作为功能逻辑子单元的第一输入端c1与D触发器1321的第一输出端Q电连接，第二非门13224的输出端与第二或非门13225的第一输入端电连接，第二或非门13225的第二输入端作为功能逻辑子单元的第二输入端c2与第M-1个时间窗口产生单元中D触发器的第一输出端Q电连接，第二或非门13225的输出端作为功能逻辑子单元的输出端c3。
具体地，在本实施例中，可利用D触发器的第一输出端Q与功能逻辑子单元电连接；当第M个时间窗口产生单元中D触发器输出参考信号时，其第一输出端Q为高电平，此时第二非门13224的输入端为高电平，第二非门的输出端为低电平，也即第二或非门的第一输入端为低电平，若此时第M-1个时间窗口产生单元中D触发器的第一输出端Q为低电平，则此时第二或非门的第二输入端为低电平，使得第二或非门的输出端输出高电平，也即时间窗口产生单元的窗口信号输出端A4输出高电平，也即产生窗口信号的上升沿；当第M-1个时间窗口产生单元中D触发器的第一输出端Q输出高电平时，则此时第二或非门的第二输入端变为高电平，使得第二或非门的输出端输出低电平，也即时间窗口产生单元的窗口信号输出端A4输出低电平，也即产生窗口信号的下降沿。本实施例中利用简单的功能逻辑子单元即可产生窗口信号，有利于降低模数转换器的成本。功能逻辑子单元还可包括缓冲器13226。
可选地，参考图5，第1个时间窗口产生单元包括D触发器；在第1个时间窗口产生单元中，D触发器的输入的作为第1个时间窗口产生单元的参考信号输入端A1，D触发器的时钟端作为第1个时间窗口产生单元的时钟端，D触发器的第一输出端作为第1个时间窗口产生单元的参考信号输出端A2及窗口信号输出端A4。
具体地，第1个时间窗口产生单元由于不存在上一级的时间窗口产生单元，可直接将第1个时间窗口产生单元中D触发器的第一输出端作为窗口信号输出端，当第一输出端输出参考信号时，产生窗口信号的上升沿；示例性地，模数转换器被配置为根据外部时钟clk执行采样过程和转换过程，第1个时间窗口产生单元用于在转换过程结束时将其窗口信号输出端输出的信号再次翻转；当转换过程结束时，可产生窗口信号的下降沿，由于第1个锁存器的输出已经是ADC转换过程中的最后一位，其并不作用于数模转换模块，而是直接作为ADC的输出，因此第1个时间窗口的下降沿产生的时间对ADC的转换过程无影响。
可选地，继续参考图5，异步逻辑单元包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；异步逻辑单元的第一输入端与第1个时间窗口产生单元中D触发器的第一输出端电连接，异步逻辑单元的第二输入端接入外部采样时钟，异步逻辑单元的第三输入端与比较模块的一输出端电连接，异步逻辑单元的第四输入端与比较模块的另一输出端电连接；异步逻辑单元用于仅在第1个时间窗口产生单元中D触发器未输出参考信号、外部采样时钟为转换过程且其第三输入端及第四输入端的电位相同时控制其输出端输出第一电平信号。
具体地，异步逻辑可通过一个可震荡的环路产生，例如通过四个信号，外部时钟clk、每一位比较模块的输出结果op和on、及每次采样转换完成信号Done，其中，采样转换完成信号Done由第1个时间窗口产生单元中D触发器的第一输出端输出；当第1个时间窗口产生单元中D触发器未输出参考信号、外部采样时钟为转换过程且第三输入端且其第三输入端及第四输入端电位相同时，说明此时还需要进行使能比较模块，比较模块需要进入比较过程，也即此时其输出端输出第一电平信号，第一电平信号例如可以是低电平，以控制比较模块进行比较；而在其他情况下，比较模块均需进入复位状态，也即在其他情况下异步逻辑单元均输出高电平。示例性地，图10为本发明实施例提供的一种异步逻辑单元的电路结构示意图，其可包括或非门、与非门及缓冲器，连接成图10中所示的结构，初始时刻Done信号为低电平，clk高电平为采样相位，此时比较模块时钟信号clkc(低电平有效)为高电平，比较模块保持复位状态，Op、On均输出高电平，clk低电平为比较相位，clkc变低，开始比较输入信号，使Op、On有一个为低，另一个为高，通过与非门使clkc为高，比较模块复位使Op、On输出高电平，这样就形成一个振荡环路，维持clkc的振荡状态，在一次采样信号的最后一位比较完成时拉高Done信号，使clkc变为高电平，并保持到下一个比较相位。可以理解的是，异步逻辑可根据模数转换器的逻辑进行设置，本发明实施例对其具体结构不做具体限定。
可选地，第M个时间窗口产生单元中D触发器及第1个时间窗口产生单元中的D触发器为TSPC型D触发器。
具体地，TSPC触发器结构具有工作稳定性高，成本低廉等优势，采用TSPC型触发器有利于降低模数转换器的成本，保证模数转换器工作的稳定性。另外采用TSPC触发器，TSPC触发器基于节点电容充放电的原理，具有速度快，功耗低，结构简单的优点，更利于高速设计。
示例性地，图11为本发明实施例提供的一种TSPC型D触发器的电路结构，TSPC型D触发器包括多个P型晶体管与N型晶体管，连接成图9中所示的结构，其工作原理为本领域技术人员所熟知，在此不再赘述。
可选地，图12为本发明实施例提供的一种锁存单元的电路结构示意图，参考图12，锁存单元包括第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第四P型晶体管P4、第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N3及第四N型晶体管N4；
第一P型晶体管及第四P型晶体管的控制端作为锁存单元的复位端，第一P型晶体管的第一端、第二P型晶体管的第一端、第三P型晶体管的第一端及所述第四P型晶体管的第一端均接入第一电源信号(第一电源信号可为参考信号VDD)；
第一P型晶体管的第二端与第二P型晶体管的第二端电连接，并作为锁存单元的一输出端；第二P型晶体管的控制端与第三P型晶体管的第二端电连接；第三P型晶体管的控制端与第二P型晶体管的第二端电连接；第四P型晶体管的第二端与第三P型晶体管的第二端电连接，并作为锁存单元的另一输出端；
第一N型晶体管的控制端作为锁存单元的一输入端，第一N型晶体管的第一端与第二P型晶体管的第二端电连接，第一N型晶体管的第二端与第三N型晶体管的第一端电连接；第二N型晶体管的控制端作为锁存单元的另一输入端，第二N型晶体管的第一端与第三P型晶体管的第二端电连接，第二N型晶体管的第二端与第四N型晶体管的第一端电连接；第三N型晶体管的控制端与第四N型晶体管的控制端电连接，并作为锁存单元的使能端，第三N型晶体管的第二端及第四N型晶体管的第二端均接入第二电源信号VSS，第二电源信号VSS可为低电平。
具体地，如图12所示，在复位阶段，B4和B5均输出高电平，当比较且过输出且其使能端使能时，相反的比较模块输出结果Op和On以不同的放电速率对B5和B4节点放电，当达到PMOS的阈值时，迅速对结果锁存，产生相反的控制信号，通过合适的开关控制数模转换模块中电容阵列的开断。
可选地，模数转换器还包括：误差校正逻辑模块(未示出)；误差校正逻辑模块的输入端与逐次逼近逻辑模块电连接，误差校正逻辑模块的输出端作为模数转换器的输出端，误差校正逻辑模块用于对逐次逼近逻辑模块的输出进行校正。误差逻辑校正模块可将有冗余的输出结果经过误差校正为无冗余结果输出，从而保证输出结果的准确性，提高模数转换模块的准确度。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种异步逐次逼近型模数转换器，其特征在于，所述模数转换器包括：采样保持模块、比较模块、数模转换模块及逐次逼近逻辑模块；所述比较模块的输入端与所述采样保持模块及所述数模转换模块电连接，所述比较模块的输出端与所述逐次逼近逻辑模块电连接；所述数模转换模块与所述逐次逼近逻辑模块电连接；
所述逐次逼近逻辑模块包括：异步逻辑单元、级联的N个时间窗口产生单元及与所述N个时间窗口产生单元一一对应的N个锁存单元；
所述时间窗口产生单元包括参考信号输入端、参考信号输出端、时钟端和窗口信号输出端，第M个时间窗口产生单元的参考信号输出端与第M-1个时间窗口产生单元的参考信号输入端电连接，第N个时间窗口产生单元的参考信号输入端输入参考信号；所述时间窗口产生单元用于根据其时钟端的时钟信号将其参考信号输入端输入的参考信号由其参考信号输出端输出；第M个时间窗口产生单元用于在第M个时间窗口产生单元输出参考信号时将其窗口信号输出端信号翻转，并在第M-1个时间窗口产生单元输出参考信号时将其窗口信号输出端信号再次翻转以生成窗口信号；第1个时间窗口产生单元用于在第1个时间窗口产生单元输出所述参考信号时将其窗口信号输出端输出的信号翻转；1＜M≤N；
所述异步逻辑单元的输出端与所述N个时间窗口产生单元的时钟端及所述比较模块的使能端电连接；所述锁存单元的输入端与所述比较模块的输出端电连接，所述锁存单元的使能端与所述时间窗口产生单元的窗口信号输出端电连接，所述锁存单元的输出端与所述数模转换模块电连接；
所述模数转换器还包括：误差校正逻辑模块；
所述误差校正逻辑模块的输入端与所述逐次逼近逻辑模块电连接，所述误差校正逻辑模块的输出端作为所述模数转换器的输出端，所述误差校正逻辑模块用于对所述逐次逼近逻辑模块的输出进行校正；
第1个时间窗口产生单元包括D触发器；
所述异步逻辑单元包括第一输入端、第二输入端、第三输入端、第四输入端及输出端；
所述异步逻辑单元的第一输入端与所述第1个时间窗口产生单元中D触发器的第一输出端电连接，所述异步逻辑单元的第二输入端接入外部采样时钟，所述异步逻辑单元的第三输入端与所述比较模块的一输出端电连接，所述异步逻辑单元的第四输入端与所述比较模块的另一输出端电连接；
所述异步逻辑单元用于仅在第1个时间窗口产生单元中D触发器未输出参考信号、所述外部采样时钟为转换过程且其第三输入端及第四输入端的电位相同时控制其输出端输出第一电平信号；
所述窗口信号在比较模块产生的比较结果之前产生。
2.根据权利要求1所述的模数转换器，其特征在于，第M个时间窗口产生单元包括：
D触发器和功能逻辑子单元，所述D触发器的时钟端作为第M个时间窗口产生单元的时钟端，所述D触发器的输入端作为所述第M个时间窗口产生单元的参考信号输入端，所述D触发器的第一输出端作为所述第M个时间窗口产生单元的参考信号输出端；
所述功能逻辑子单元的输出端作为第M个时间窗口产生单元的窗口信号输出端，所述功能逻辑子单元用于在所述第M个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号翻转，并在第M-1个时间窗口产生单元的参考信号输出端输出参考信号时将其输出端的信号再次翻转以生成所述窗口信号。
3.根据权利要求2所述的模数转换器，其特征在于，所述功能逻辑子单元包括：第一非门及第一或非门；
在第M个时间窗口产生单元中，所述第一或非门的第一输入端与所述D触发器的第二输出端电连接，所述第一或非门的第二输入端与所述第一非门的输出端电连接，所述第一或非门的输出端作为所述功能逻辑子单元的输出端；所述第一非门的输入端与第M-1个时间窗口产生单元中D触发器的第二输出端电连接。
4.根据权利要求2所述的模数转换器，其特征在于，所述功能逻辑子单元包括：
第二非门及第二或非门；
在第M个时间窗口产生单元中，所述第二非门的输入端与所述D触发器的第一输出端电连接，所述第二非门的输出端与所述第二或非门的第一输入端电连接，所述第二或非门的第二输入端与第M-1个时间窗口产生单元中D触发器的第一输出端电连接，所述第二或非门的输出端作为所述功能逻辑子单元的输出端。
5.根据权利要求2所述的模数转换器，其特征在于，在第1个时间窗口产生单元中，所述D触发器的输入端作为第1个时间窗口产生单元的参考信号输入端，所述D触发器的时钟端作为第1个时间窗口产生单元的时钟端，所述D触发器的第一输出端作为第1个时间窗口产生单元的参考信号输出端及窗口信号输出端。
6.根据权利要求5所述的模数转换器，其特征在于，所述模数转换器被配置为根据外部采样时钟执行采样过程和转换过程，第1个时间窗口产生单元用于在转换过程结束时将其窗口信号输出端输出的信号再次翻转。
7.根据权利要求5所述的模数转换器，其特征在于，第M个时间窗口产生单元中D触发器及第1个时间窗口产生单元中的D触发器为TSPC型D触发器。
8.根据权利要求1所述的模数转换器，其特征在于，所述锁存单元包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管及第四N型晶体管；
所述第一P型晶体管及所述第四P型晶体管的控制端作为所述锁存单元的复位端，所述第一P型晶体管的第一端、所述第二P型晶体管的第一端、所述第三P型晶体管的第一端及所述第四P型晶体管的第一端均接入第一电源信号；
所述第一P型晶体管的第二端与所述第二P型晶体管的第二端电连接，并作为所述锁存单元的一输出端；所述第二P型晶体管的控制端与所述第三P型晶体管的第二端电连接；所述第三P型晶体管的控制端与所述第二P型晶体管的第二端电连接；所述第四P型晶体管的第二端与所述第三P型晶体管的第二端电连接，并作为所述锁存单元的另一输出端；
所述第一N型晶体管的控制端作为所述锁存单元的一输入端，所述第一N型晶体管的第一端与所述第二P型晶体管的第二端电连接，所述第一N型晶体管的第二端与所述第三N型晶体管的第一端电连接；所述第二N型晶体管的控制端作为所述锁存单元的另一输入端，所述第二N型晶体管的第一端与所述第三P型晶体管的第二端电连接，所述第二N型晶体管的第二端与所述第四N型晶体管的第一端电连接；所述第三N型晶体管的控制端与所述第四N型晶体管的控制端电连接，并作为所述锁存单元的使能端，所述第三N型晶体管的第二端及所述第四N型晶体管的第二端均接入第二电源信号。
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