TWI789101B - 前端取樣電路與訊號取樣方法 - Google Patents

前端取樣電路與訊號取樣方法 Download PDF

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TWI789101B
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吳彥霆
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Abstract

前端取樣電路包含全局開關、本地開關以及輔助開關。全局開關用以根據一第一控制訊號選擇性地導通，以傳輸一輸入訊號。本地開關用以根據一第二控制訊號選擇性地導通，以自該全局開關傳輸該輸入訊號至一節點，其中一儲存電路耦接至該節點以儲存該輸入訊號。輔助開關用以根據一第三控制訊號選擇性地導通，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點。

Description

前端取樣電路與訊號取樣方法
本案是關於應用於類比數位轉換器的前端取樣電路，尤其是設置額外路徑來提升追蹤輸入訊號之速度的前端取樣電路與訊號取樣方法。
類比數位轉換器常見於各種電子裝置中，以轉換類比訊號為對應數位訊號以進行後續的訊號處理。隨著操作速度越來越快，類比數位轉換器轉換訊號的可操作期間越來越短。例如，取樣電路必須在有限的取樣期間內取樣輸入訊號。當輸入訊號的頻率很高時，輸入訊號會在很短的時間內產生一定量的電壓差。在此情形下，現有技術中的取樣電路需要較長的處理時間才能獲取對應的訊號值。若取樣電路無法在有限的取樣期間內追蹤到輸入訊號，所取樣到的訊號值可能會失真而不足以還原出輸入訊號，導致類比數位轉換器的解析度下降。
於一些實施態樣中，本案的目的之一為(但不限於)提供一種可應用於時間交錯式類比數位轉換器的前端取樣電路與訊號取樣方法。
於一些實施態樣中，前端取樣電路包含全局開關、本地開關以及輔助開關。全局開關用以根據一第一控制訊號選擇性地導通，以傳輸一輸入訊號。本地開關，用以根據一第二控制訊號選擇性地導通，以自該全局開關傳輸該輸入訊號至一節點，其中一儲存電路耦接至該節點以儲存該輸入訊號。輔助開關用以根據一第三控制訊號選擇性地導通，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點。
於一些實施態樣中，訊號取樣方法包含下列操作：根據一第一控制訊號選擇性地導通一全局開關，以傳輸一輸入訊號；根據一第二控制訊號選擇性地導通一本地開關，以自該全局開關傳輸該輸入訊號至一節點，其中一儲存電路耦接至該節點以儲存該輸入訊號；以及根據一第三控制訊號選擇性地導通一輔助開關，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100,200:前端取樣電路
110[0]~110[n]:儲存電路
210:緩衝器電路
600:訊號取樣方法
CG:電容
E1~E3:下降邊緣
N0~Nn:節點
P[0]~P[n],S[0]~S[n],S0:控制訊號
S1:取樣訊號
S610,S620,S630:操作
SWA0~SWAn:輔助開關
SWG:全局開關
SWL0~SWLn:本地開關
VIN:輸入訊號
t01~t06,t11~t16,t21~t26:時間點
〔圖1〕為根據本案一些實施例繪製的一種前端取樣電路之示意圖；〔圖2〕為根據本案一些實施例繪製的一種前端取樣電路之示意圖；〔圖3A〕為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖； 〔圖3B〕為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖；〔圖4〕為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖；〔圖5〕為根據本案一些實施例繪製圖2中的多個控制訊號的時序示意圖；以及〔圖6〕為根據本案一些實施例中繪製一種訊號取樣方法的流程圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
關於本文中所使用之『約』、『接近』或『相同』一般通常係指實際數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『接近』或『相同』所表示的誤差或範圍。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。
圖1為根據本案一些實施例繪製的一種前端取樣電路100之示意圖。於一些實施例中，前端取樣電路100可應用於(但不限於)時間交錯式類比數位轉換器，以配置時間交錯式類比數位轉換器中的多個通道交替地對輸入訊號VIN取樣。
前端取樣電路100包含全局(global)開關SWG、多個本地(local)開關SWL0~SWLn、多個輔助開關SWA0~SWAn以及多個儲存電路110[0]~110[n](圖中有若干省略)。於一些實施例中，多個儲存電路110[0]~110[n]可為時間交錯式類比轉換器中的多個通道內的多個取樣保持電路，其中n可為大於或等於1的正整數。例如，多個儲存電路110[0]~110[n]每一者可由(但不限於)一電容陣列電路或一電容式數位類比轉換器電路實施。
全局開關SWG用以根據控制訊號S0選擇性地導通，以傳輸輸入訊號VIN。多個本地開關SWL0~SWLn每一者用以根據多個控制訊號S[0]~S[n]中之一對應者導通，以自全局開關SWG傳輸輸入訊號VIN至多個節點N0~Nn(圖中有若干省略)中之一對應者。多個儲存電路110[0]~110[n]耦接至多個節點N0~Nn，以儲存輸入訊號VIN以供後續訊號轉換。詳細而言，以本地開關SWL0與儲存電路110[0]為例，全局開關SWG的第一端接收輸入訊號VIN，全局開關SWG的第二端經由本地開關SWL0耦接至節點N0，且全局開關SWG的控制端接收控制訊號S0。本地開關SWL0根據控制訊號S[0]導通，以自全局開關SWG傳 輸輸入訊號VIN至節點N0。換言之，當全局開關SWG以及本地開關SWL0皆導通時，輸入訊號VIN可傳輸至節點N0，以使儲存電路110[0]儲存輸入訊號VIN。依此類推，可理解剩餘的多個本地開關SWL1~SWLn、多個控制訊號S[1]~S[n]、多個儲存電路110[1]~110[n]以及多個節點N1~Nn之間的對應關係。藉由設置全局開關SWG，可以在未對輸入訊號VIN取樣的期間內斷開該些儲存電路110[0]~110[n]與輸入訊號VIN之間的連接，進而降低來自多個控制訊號S[1]~S[n]之間的時序偏斜(timing skew)的影響。
多個輔助開關SWA0~SWAn中每一者根據多個控制訊號P[0]~P[n]中之一對應者導通，以傳輸輸入訊號VIN至多個節點N0~Nn中之一對應者。例如，輔助開關SWA0根據控制訊號P[0]導通，以傳輸輸入訊號VIN至節點N0。依此類推，可理解剩餘的多個輔助開關SWA1~SWAn、多個控制訊號P[1]~P[n]以及多個節點N1~Nn之間的對應關係。
在不同實施例中，多個輔助開關SWA0~SWAn中每一者的導通時間可設定為早於、相同於或晚於全局開關SWG的導通時間，且多個輔助開關SWA0~SWAn中每一者的關斷時間可設定為早於或相同於全局開關SWG的關斷時間。藉由上述設置方式，多個輔助開關SWA0~SWAn中每一者可在取樣輸入訊號VIN的過程中提供一額外訊號路徑來傳輸輸入訊號VIN給多個儲存電路110[0]~110[n]。如此一來，可提高該些該些儲存電路110[0]~110[n]對輸入訊號VIN的追蹤速度，以適合取樣具有高頻率的輸入訊號VIN。
於一些實施例中，多個輔助開關SWA0~SWAn中每一者的規格要求可低於全局開關SWG或多個本地開關SWL0~SWLn的規格要求。在一些實施例中，此處的規格要求可能包含(但不限於)：開關導通時的阻值、開關導通 時在不同電壓下的阻值、開關導通或斷開瞬間的時脈饋通(Clock Feed Through)或電荷注入(Charge Injection)、線性度等。舉例而言，為了提高前端取樣電路100的效能，可由具有較高效能的開關電路來實施全局開關SWG或多個本地開關SWL0~SWLn，以使該些開關具有較高的線性度或是提供較穩定的轉導值。例如，全局開關SWG與多個本地開關SWL0~SWLn中每一者可由(但不限於)一靴帶式(bootstrapped)開關電路實施。相對地，多個輔助開關SWA0~SWAn是用來提供額外路徑來加速對輸入訊號VIN的追蹤速度而不會影響取樣操作，故多個輔助開關SWA0~SWAn中每一者可由較為簡單的開關電路(例如可為，但不限於，互補式傳輸閘電路)實施。如此一來，可以降低多個輔助開關SWA0~SWAn的電路成本。換言之，在一些實施例中，多個輔助開關SWA0~SWAn中每一者的電路面積可低於全局開關SWG與多個本地開關SWL0~SWLn中每一者的電路面積。
圖2為根據本案一些實施例繪製的一種前端取樣電路200之示意圖。相較於圖1的前端取樣電路100，於此實施例中，前端取樣電路200更包含電容CG以及緩衝器電路210。
電容CG耦接至全局開關SWG，以自全局開關SWG接收輸入訊號VIN並儲存輸入訊號VIN為取樣訊號S1。緩衝器電路210耦接至電容CG，並用以傳輸取樣訊號S1至多個本地開關SWL0~SWLn。於此實施例中，多個本地開關SWL0~SWLn用以傳輸取樣訊號S1至多個節點N0~Nn，且多個儲存電路110[0]~110[n]更用以儲存取樣訊號S1。例如，當全局開關SWG導通時，電容CG可儲存輸入訊號VIN為取樣訊號S1。當本地開關SWL0導通時，取樣訊號S1可經由本地開關SWL0傳輸至節點N0。如此一來，儲存電路110[0]可儲存取樣訊號S1。
藉由設置緩衝器電路210，可以進一步提高驅動能力，以將輸入訊號VIN(相當於取樣訊號S1)傳輸給更多的儲存電路，且可進一步增加時間交錯的通道數量。再者，相較於圖1的實施例，於此實施例中，多個輔助開關SWA0~SWAn中每一者的關斷時間可設定為早於或相同於全局開關SWG的關斷時間。換言之，藉由緩衝器電路210的驅動能力，可迅速修正多個儲存電路110[0]~110[n]所儲存到的訊號值。
圖1與圖2中所示的電路數量用於示例，且本案並不以此為限。例如，前端取樣電路100(或前端取樣電路200)可包含更多全局開關以及與該些全局開關對應的多組本地開關與多組儲存電路。前端取樣電路100(或前端取樣電路200)中示出的電路設置方式用於示例，且本案並不以此為限。例如，在另一些實施例中，多個輔助開關SWA0~SWAn中每一者可改為連接於全局開關SWG的第二端與多個節點N0~Nn中之一對應者之間。例如，輔助開關SWA0耦接於全局開關SWG的第二端與節點N0之間。可利用輔助開關SWA0~SWAn來提供額外訊號路徑以加快追蹤輸入訊號VIN的速度之各種設置方式皆為本案所涵蓋的範圍。
圖3A為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖。在此實施例中，輔助開關SWA0(由設置一或設置二的控制訊號P[0]所控制)的關斷時間點(例如為時間點t04)設定為早於全局開關SWG(由控制訊號S0所控制)的關斷時間點(例如為時間點t05)，且輔助開關SWA0的導通時間點(例如為時間點t01或t02)設定為早於全局開關SWG的導通時間點(例如為時間點t03)。
例如，在時間點t04，控制訊號P[0]切換至禁能位準，以關斷輔助開關SWA0。換言之，輔助開關SWA0開始關斷的關斷時間點為時間點t04。類似地，在時間點t05，控制訊號S0切換至禁能位準，以關斷全局開關SWG。換言之，全局開關SWG開始關斷(即不導通)的關斷時間點為時間點t05，其中時間點t04早於時間點t05。再者，在時間點t01(請見設置一的控制訊號P[0]態樣)或時間點t02(請見設置二的控制訊號P[0]態樣)，控制訊號P[0]切換至致能位準，以導通輔助開關SWA0。輔助開關SWA0開始導通的導通時間點為時間點t01(控制訊號P[0]的設置一)或時間點t02(控制訊號P[0]的設置二)。類似地，在時間點t03，控制訊號S0切換至致能位準，以導通全局開關SWG。全局開關SWG開始導通的導通時間點為時間點t03，其中時間點t01與時間點t02皆早於時間點t03。
當輔助開關SWA0的關斷時間點(例如為時間點t04)設定為早於全局開關SWG的關斷時間點(例如為時間點t05)時，本地開關SWL0(由控制訊號S[0]控制)的導通時間點(例如為時間點t02)早於全局開關SWG的導通時間點(例如為時間點t03)，且本地開關SWL0的關斷時間點(例如為時間點t06)晚於全局開關SWG的關斷時間點(例如為時間點t05)。詳細而言，在時間點t02，控制訊號S[0]切換至致能位準，以導通本地開關SWL0。換言之，本地開關SWL0開始導通的導通時間點為時間點t02，其中時間點t02早於時間點t03(即全局開關SWG的導通時間點)。類似地，在時間點t06，控制訊號S[0]切換至禁能位準，以關斷本地開關SWL0。換言之，本地開關SWL0開始關斷的關斷時間點為時間點t06，其中時間點t06晚於時間點t05(即全局開關SWG的關斷時間點)。
另外，在此例中，輔助開關SWA0的導通時間點可設定為早於或相同於本地開關SWL0的導通時間點。例如，在設置一中，輔助開關SWA0的導通時間點為時間點t01，其早於本地開關SWL0的導通時間點(例如為時間點t02)。或者，在設置二中，輔助開關SWA0的導通時間點為時間點t02，其相同於本地開關SWL0的導通時間(例如為時間t02)。藉由上述設置方式，在儲存電路110[0]對輸入訊號VIN進行取樣的過程中，輔助開關SWA0可導通以提供額外路徑來耦合輸入訊號VIN到儲存電路110[0]，以加快儲存電路110[0]對輸入訊號VIN的追蹤速度。此外，由於輔助開關SWA0的關斷時間點早於全局開關SWG的關斷時間點，故前述的額外路徑不會影響原有的取樣操作。
圖3B為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖。相較於圖3A，在此實施例中，輔助開關SWA0(由控制訊號P[0]所控制)的導通時間點(例如為時間點t03)設定為相同於全局開關SWG的導通時間點(例如為時間點t03)。例如，控制訊號P[0]與控制訊號S0是在相同時間點t03切換至致能位準，以分別導通輔助開關SWA0與全局開關SWG。輔助開關SWA0的關斷時間點、全局開關SWG的關斷時間點、本地開關SWL0的導通時間點、本地開關SWL0的關斷時間點之間的設定方式相同於圖3A，故於此不再贅述。
圖4為根據本案一些實施例繪製圖1或圖2中的多個控制訊號的時序示意圖。於此實施例中，當輔助開關SWA0(由設置一或設置二的控制訊號P[0]所控制)的關斷時間點(例如為時間點t14)設定為早於全局開關SWG(由控制訊號S0所控制)的關斷時間點(例如為時間點t15)時，本地開關SWL0(由控制訊號S[0]所控制)的導通時間點(例如為時間點t13)晚於全局開關SWG的 導通時間點(例如為時間點t12)，且本地開關SWL0的關斷時間點(例如為時間點t16)晚於全局開關SWG的關斷時間點。
詳細而言，在時間點t14，在設置一或設置二中的控制訊號P[0]切換至禁能位準，以關斷輔助開關SWA0。換言之，輔助開關SWA0開始關斷的關斷時間點為時間點t14。在時間點t15，控制訊號S0切換至禁能位準，以關斷全局開關SWG。換言之，全局開關SWG開始關斷的關斷時間點為時間點t15，其中時間點t14早於時間點t15。再者，在時間點t13，控制訊號S[0]切換至致能位準，以導通本地開關SWL0。本地開關SWL0開始導通的導通時間點為時間點t13。在時間點t12，控制訊號S0切換至致能位準，以導通全局開關SWG。全局開關SWG開始導通的導通時間點為時間點t12，其中時間點t13晚於時間點t12。在時間點t16，控制訊號S[0]切換至禁能位準，以關斷本地開關SWL0。本地開關SWL0開始關斷的關斷時間點為時間點t16，其中時間點t16晚於時間點t15(即全局開關SWG的關斷時間點)。
另外，在此例中，輔助開關SWA0的導通時間點可設定為早於或相同於本地開關SWL0的導通時間點。例如，在設置一中，控制訊號P[0]在時間點t11切換至致能位準以導通輔助開關SWA0。輔助開關SWA0的導通時間點為時間點t11，其早於本地開關SWL0的導通時間點(例如為時間點t12)。或者，在設置二中，控制訊號P[0]在時間點t12切換至致能位準以導通輔助開關SWA0。輔助開關SWA0的導通時間點為時間點t12，其相同於本地開關SWL0的導通時間點(例如為時間點t12)。
圖5為根據本案一些實施例繪製圖2中的多個控制訊號的時序示意圖。於一些實施例中，圖5所示的時序配置方式適用於圖2的前端取樣電路 200。不同於前述的實施例，在圖5中，輔助開關SWA0(由控制訊號P[0]所控制)的導通時間點可早於(設置一)、相同於(設置二)或晚於(設置三)全局開關SWG(由控制訊號S0所控制)的導通時間點(例如為時間點t22)，且輔助開關SWA0的關斷時間點(例如為時間點t24或t25)可早於或相同於全局開關SWG的關斷時間點(例如為時間點t25)。
詳細而言，在時間點t22，控制訊號S0切換至致能位準，以導通全局開關SWG。換言之，全局開關SWG開始導通的導通時間點為t22。在時間點t25，控制訊號S0切換至禁能位準，以關斷全局開關SWG。換言之，全局開關SWG開始關斷的關斷時間點為t25。在設置一中，控制訊號P[0]在時間點t21切換至致能位準以導通輔助開關SWA0，且控制訊號P[0]在時間點t24切換至禁能位準以關斷輔助開關SWA0。在設置一中，輔助開關SWA0開始導通的導通時間點為時間點t21，其早於時間點t22(即全局開關SWG的導通時間點)，且輔助開關SWA0開始關斷的關斷時間點可為時間點t24，其早於時間點t25(即全局開關SWG的關斷時間點)。或者，在其他例子中，控制訊號P[0]可延遲至時間點t25(以虛線標示)才切換至禁能位準(即下降邊緣E1)以關斷輔助開關SWA0。換言之，在設置一中，輔助開關SWA0開始關斷的關斷時間點可延至時間點t25，其相同於全局開關SWG的關斷時間點。
類似地，在設置二中，控制訊號P[0]在時間點t22切換至致能位準以導通輔助開關SWA0，且控制訊號P[0]在時間點t24切換至禁能位準以關斷輔助開關SWA0。在設置二中，輔助開關SWA0開始導通的導通時間點為時間點t22，其相同於全局開關SWG的導通時間點，且輔助開關SWA0開始關斷的關斷時間點可為時間點t24，其早於全局開關SWG的關斷時間點。或者，在其他例子 中，控制訊號P[0]可延遲至時間點t25(以虛線標示)切換至禁能位準(即下降邊緣E2)以關斷輔助開關SWA0。換言之，在設置二中，輔助開關SWA0開始關斷的關斷時間點可延至時間點t25，其相同於全局開關SWG的關斷時間點。
在設置三中，控制訊號P[0]在時間點t23切換至致能位準以導通輔助開關SWA0，且控制訊號P[0]在時間點t24切換至禁能位準以關斷輔助開關SWA0。在設置三中，輔助開關SWA0開始導通的導通時間點為時間點t23，其晚於全局開關SWG的導通時間點，且輔助開關SWA0開始關斷的關斷時間點可為時間點t24，其早於全局開關SWG的關斷時間點。或者，在其他例子中，控制訊號P[0]可延遲至時間點t25(以虛線標示)切換至禁能位準(即下降邊緣E3)以關斷輔助開關SWA0。換言之，在設置三中，輔助開關SWA0開始關斷的關斷時間點可延至時間點t25，其相同於全局開關SWG的關斷時間點。如先前所述，在圖2的實施例中，藉由設置緩衝器電路210，可以迅速地修正多個儲存電路110[0]~110[n]所儲存到的訊號值。因此，在圖5所示的部分例子中，輔助開關SWA0與全局開關SWG可於相同時間點關斷，而不會影響原有的取樣操作。
再者，於此實施例中，本地開關SWL0(由控制訊號S[0]所控制)的導通時間點(例如為時間點t26)晚於全局開關SWG的關斷時間點(例如為時間點t25)。詳細而言，控制訊號S[0]在時間點t26切換至致能位準以導通本地開關SWL0。換言之，本地開關SWL0開始導通的導通時間點為t26，其晚於全局開關SWG的關斷時間點。藉由上述設置方式，可避免本地開關SWL0影響電容CG儲存輸入訊號VIN的過程。
圖3A、圖3B、圖4以及圖5所示的時序是以控制時間交錯式中的一個通道所對應的本地開關(例如為本地開關SWL0)的控制訊號S[0]與輔助開 關(例如為輔助開關SWA0)的控制訊號P[0]在一次取樣中的時序為例說明。其餘通道所對應的多個控制訊號S[1]~S[n]以及多個控制訊號P[1]~P[n]與控制訊號S0之間的對應關係可依此類推，故於此不再重複贅述。
圖6為根據本案一些實施例中繪製一種訊號取樣方法600的流程圖。於操作S610，根據一第一控制訊號(例如為控制訊號S0)選擇性地導通一全局開關(例如為全局開關SWG)，以傳輸一輸入訊號(例如為輸入訊號VIN)。於操作S620，根據一第二控制訊號(例如為控制訊號S[0])選擇性地導通一本地開關(例如為本地開關SWL0)，以自該全局開關傳輸該輸入訊號至一節點(例如為節點N0)，其中一儲存電路(例如為儲存電路110[0])耦接至該節點以儲存該輸入訊號。於操作S630，根據一第三控制訊號(例如為控制訊號P[0])選擇性地導通一輔助開關(例如為輔助開關SWA0)，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點。
上述的多個操作可參考前述實施例理解，故於此不再贅述。圖6中的多個操作與/或步驟僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，訊號取樣方法600中的多個操作可適當地增加、替換、省略或以不同順序執行。或者，訊號取樣方法600中的多個操作可以是同時或部分同時執行。
綜上所述，在本案一些實施例中的前端取樣電路與訊號取樣方法可利用具有較低規格的開關來提供額外路徑進行取樣。如此，可以提升儲存電路(例如為取樣保持電路)追蹤輸入訊號的速度，以提高類比數位轉換器的整體操作速度。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:前端取樣電路
110[0]~110[n]:儲存電路
N0~Nn:節點
P[0]~P[n],S[0]~S[n],S0:控制訊號
SWA0~SWAn:輔助開關
SWG:全局開關
SWL0~SWLn:本地開關
VIN:輸入訊號

Claims (10)

  1. 一種前端取樣電路，包含：一全局開關，用以根據一第一控制訊號選擇性地導通，以傳輸一輸入訊號；一本地開關，用以根據一第二控制訊號選擇性地導通，以自該全局開關傳輸該輸入訊號至一節點，其中一儲存電路耦接至該節點以儲存該輸入訊號；以及一輔助開關，用以根據一第三控制訊號選擇性地導通，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點，其中該本地開關的導通時間點不同於該全局開關的導通時間點，且該本地開關的關斷時間點晚於該全局開關的關斷時間點。
  2. 如請求項1之前端取樣電路，其中該全局開關的一第一端與該輔助開關的一第一端接收該輸入訊號，且該全局開關的一第二端經由該本地開關耦接至該節點。
  3. 如請求項1之前端取樣電路，其中該本地開關的導通時間點早於該全局開關的導通時間點。
  4. 如請求項3之前端取樣電路，其中該輔助開關的導通時間點早於或相同於該本地開關的導通時間點。
  5. 如請求項1之前端取樣電路，其中該本地開關的導通時間點晚於該全局開關的導通時間點。
  6. 如請求項5之前端取樣電路，其中該輔助開關的導通時間點為早於或相同於該全局開關的導通時間點。
  7. 如請求項1之前端取樣電路，更包含：一電容，耦接至該全局開關以自該全局開關接收該輸入訊號，並用以儲存該輸入訊號為一取樣訊號；以及一緩衝器電路，耦接至該電容，用以傳輸該取樣訊號至該本地開關，其中該本地開關更用以傳輸該取樣訊號至該節點，且該儲存電路更用以儲存該取樣訊號。
  8. 如請求項7之前端取樣電路，其中該輔助開關的導通時間點早於、晚於或相同於該全局開關的導通時間點，且該本地開關的導通時間點晚於該全局開關的關斷時間點。
  9. 如請求項1之前端取樣電路，其中該輔助開關的電路面積低於該全局開關或該本地開關的電路面積。
  10. 一種訊號取樣方法，包含：根據一第一控制訊號選擇性地導通一全局開關，以傳輸一輸入訊號；根據一第二控制訊號選擇性地導通一本地開關，以自該全局開關傳輸該輸入訊號至一節點，其中一儲存電路耦接至該節點以儲存該輸入訊號；以及根據一第三控制訊號選擇性地導通一輔助開關，以傳輸該輸入訊號至該節點，其中該輔助開關的關斷時間點設定為早於或相同於該全局開關的關斷時間點，其中該本地開關的導通時間點不同於該全局開關的導通時間點，且該本地開關的關斷時間點晚於該全局開關的關斷時間點。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410269A (en) * 1992-05-27 1995-04-25 Oki Electric Industry Co., Ltd. Sample-and-hold circuit
US7332941B2 (en) * 2004-03-16 2008-02-19 Kabushiki Kaisha Toshiba Analog switch circuit and sample-and-hold circuit including the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587361B2 (en) * 2011-09-28 2013-11-19 Infineon Technologies Ag RF switch circuit including a series connection of a plurality of transistors, RF switch including an RF switch circuit and method for switching RF signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410269A (en) * 1992-05-27 1995-04-25 Oki Electric Industry Co., Ltd. Sample-and-hold circuit
US7332941B2 (en) * 2004-03-16 2008-02-19 Kabushiki Kaisha Toshiba Analog switch circuit and sample-and-hold circuit including the same

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