KR20150051405A - 카운터 회로 및 이를 포함하는 이미지 센서 - Google Patents

카운터 회로 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

카운터 회로가 개시된다. 카운터 회로는 복수의 비트 카운터들을 포함한다. 복수의 비트 카운터들은 카운터 입력 신호의 에지의 계수치를 카운터 출력 신호로 출력하도록 캐스케이드 결합된다. 비트 카운터들의 각각은, 순차적으로 활성화되는 바이패스 제어 비트 신호들의 각각에 응답하여, 계수치의 비트 값들의 각각을 출력하는 카운터 모드 및 카운터 모드가 종료된 후 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작한다.

Description

카운터 회로 및 이를 포함하는 이미지 센서{COUNTER CIRCUIT AND IMAGE SENSOR INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 수신한 신호를 바이패스하여 출력할 수 있는 카운터 회로 및 이를 포함하는 이미지 센서에 관한 것이다.
고화질 이미지 센서는 픽셀의 노이즈를 최소화한 아날로그 출력 신호를 고화질의 디지털 신호로 변경하기 위해 높은 해상도를 가지는 아날로그-디지털 컨버터(Analog-Digital Converter; ADC)를 필요로 한다.
통상의 이미지 센서는 ADC로서 단일 기울기 아날로그-디지털 컨버터(Single-Slope Analog-Digital Converter; SS-ADC)를 사용한다. SS-ADC는 픽셀의 아날로그 출력 신호 값이 램프(Ramp) 신호 값보다 같거나 큰 구간 동안 카운터 회로를 동작시켜, 픽셀의 아날로그 출력 신호의 크기를 디지털 출력 신호로 변경한다.
높은 해상도의 SS-ADC를 구현하기 위해서는 카운터 회로의 고속화가 필요하다. 카운터 회로의 고속화에 의해 증가된 전류량과 전원 흔들림의 영향으로 메모리가 손상 받는 일을 방지하기 위해 카운터 회로를 구성하는 비트 카운터들과 비트 메모리들을 분리하는 경우, 생성된 디지털 신호를 분리된 비트 메모리들로 전달하기 위해서는 신호선을 필요로 한다.
이미지 센서의 픽셀 어레이를 구성하는 수천여 개의 열마다 신호선을 부가하는 것은 이미지 센서의 단면적을 넓혀 가격 경쟁력을 낮추는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 추가적인 신호선 없이 계수치를 전달하는 카운터 회로를 제공하는 것이다.
본 발명의 다른 목적은 추가적인 신호선 없이 계수치를 전달하는 카운터 회로를 포함하는 이미지 센서를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 카운터 회로는 복수의 비트 카운터들을 포함한다. 상기 복수의 비트 카운터들은 카운터 입력 신호의 에지(edge)의 계수치를 카운터 출력 신호로 출력하도록 캐스케이드 결합된다. 상기 비트 카운터들의 각각은, 순차적으로 활성화되는 바이패스 제어 비트 신호들의 각각에 응답하여, 상기 계수치의 비트 값들의 각각을 출력하는 카운터 모드 및 상기 카운터 모드가 종료된 후 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작한다.
일 실시예에 있어서, 상기 바이패스 제어 비트 신호들은 최상위 비트에 상응하는 바이패스 제어 비트 신호부터 최하위 비트에 상응하는 바이패스 제어 비트 신호까지 순차적으로 활성화 될 수 있다.
일 실시예에 있어서, 상기 비트 카운터들은 상기 순차적으로 활성화되는 바이패스 제어 비트 신호들에 응답하여 최상위 비트 카운터부터 최하위 비트 카운터까지 순차적으로 버퍼 모드로 진입할 수 있다.
일 실시예에 있어서, 상기 카운터 출력 신호는 상기 비트 카운터들 중 최상위 비트 카운터의 출력 신호로서 순차적으로 출력되는 상기 계수치의 비트 값들을 포함할 수 있다.
일 실시예에 있어서, 상기 카운터 모드로 동작하는 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 출력 신호는 상기 버퍼 모드로 동작하는 적어도 하나의 버퍼 모드 비트 카운터를 바이패스하여 상기 카운터 출력 신호로서 출력될 수 있다.
일 실시예에 있어서, 상기 카운터 회로는 메모리 제어 비트 신호들에 응답하여 상기 카운터 출력 신호에 포함되는 상기 계수치의 비트 값들을 순차적으로 입력 받아 각각 저장하는 비트 메모리들(Bit memories)을 더 포함할 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 출력 신호가 상기 카운터 출력 신호로 출력되는 기간에는 상기 메모리 제어 비트 신호들 중 상기 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 비트에 상응하는 메모리 제어 비트 신호만 활성화 될 수 있다.
일 실시예에 있어서, 상기 비트 카운터들의 각각은 플립-플롭 및 토글링(Toggling) 동작을 위해 상기 플립-플롭의 입력 포트 중 하나와 출력 포트 중 하나를 연결하는 피드백 신호선을 포함하고, 상기 피드백 신호선을 통하여 상기 수신한 신호를 바이패스할 수 있다.
일 실시예에 있어서, 상기 비트 카운터들의 각각은 활성 제어부, 제1 반전부, 데이터 플립 플롭 및 피드백 신호선을 포함할 수 있다. 상기 활성 제어부는 바이패스 제어 비트 신호 및 초기화 신호를 논리합(OR) 연산하여 반전 활성 신호를 출력할 수 있다. 상기 제1 반전부는 상기 바이패스 제어 비트 신호에 기초하여 선택적으로 상기 수신한 신호의 반전 신호를 출력할 수 있다. 상기 데이터 플립 플롭은 클럭 신호 포트로 상기 수신한 신호를 입력 받고, 반전 활성 신호 포트로 상기 반전 활성 신호를 입력 받고, 상기 제1 반전부의 출력부가 데이터 신호 포트와 전기적으로 연결되고, 출력 신호 포트로 저장 값을 출력할 수 있다. 상기 피드백 신호선은 반전 출력 신호 포트와 상기 데이터 신호 포트를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 데이터 플립 플롭은 상기 버퍼 모드에서 상기 피드백 신호선을 통하여 전달되는 신호를 반전하여 상기 출력 신호 포트로 출력하는 제2 반전부를 포함할 수 있다.
일 실시예에 있어서, 상기 카운터 모드에서, 상기 데이터 플립 플롭은 상기 데이터 신호 포트로 상기 저장 값의 반전 신호를 입력 받아 상기 저장 값을 토글(Toggle)할 수 있다.
일 실시예에 있어서, 상기 버퍼 모드에서, 상기 비트 카운터들의 각각은 상기 수신한 신호를 상기 제1 반전부, 상기 피드백 신호선 및 상기 제2 반전부를 통해 바이패스하여 출력할 수 있다.
일 실시예에 있어서, 상기 비트 카운터들의 각각은 활성 제어부, 토글(Toggle)부, 바이패스 신호선 및 멀티플렉서를 포함할 수 있다. 상기 활성 제어부는 상기 바이패스 제어 비트 신호 및 상기 초기화 신호를 논리합(OR) 연산하여 반전 활성 신호를 출력할 수 있다. 상기 토글부는 상기 반전 활성 신호가 논리값 0을 가지는 경우 상기 수신한 신호의 에지에서 저장 값을 반전하고, 반전된 저장 값을 출력 신호로 출력할 수 있다. 상기 바이패스 신호선은 상기 토글부를 우회하여 상기 수신한 신호를 전달한다. 상기 멀티플렉서는 상기 바이패스 제어 비트 신호에 응답하여 상기 토글부의 출력 신호 또는 상기 바이패스 신호선을 통하여 전달되는 상기 수신한 신호를 출력할 수 있다.
일 실시예에 있어서, 상기 토글부는 데이터 신호 포트와 반전 출력 신호 포트가 전기적으로 연결되고, 클럭 신호 포트로 상기 수신한 신호를 입력 받고, 반전 활성 신호 포트로 상기 반전 활성 신호를 입력 받고, 출력 신호 포트로 상기 토글부의 출력 신호를 출력하는 데이터 플립 플롭을 포함할 수 있다.
일 실시예에 있어서, 상기 토글부는 토글 포트가 전원 전압과 전기적으로 연결되고, 클럭 신호 포트로 상기 수신한 신호를 입력 받고, 반전 활성 신호 포트로 상기 반전 활성 신호를 입력 받고, 출력 신호 포트로 상기 토글부의 출력 신호를 출력하는 티(T) 플립 플롭을 포함할 수 있다.
일 실시예에 있어서, 상기 토글부는 제이 포트와 케이 포트가 모두 전원 전압과 전기적으로 연결되고, 클럭 신호 포트로 상기 수신한 신호를 입력 받고, 반전 활성 신호 포트로 상기 반전 활성 신호를 입력 받고, 출력 신호 포트로 상기 토글부의 출력 신호를 출력하는 제이케이(JK) 플립 플롭을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 이미지 센서는 픽셀 어레이(Pixel array), 적어도 하나의 비교기, 적어도 하나의 카운터 회로 및 스위치 회로를 포함한다. 상기 픽셀 어레이는 입력된 빛의 세기를 픽셀 신호로 출력하는 적어도 하나의 픽셀을 포함한다. 상기 적어도 하나의 비교기는 상기 픽셀 신호와 램프 신호의 크기를 비교하여 비교 결과 신호를 출력한다. 상기 적어도 하나의 카운터 회로는 상기 비교 결과 신호에 기초하여 클럭 신호의 에지(edge)의 계수치를 카운터 출력 신호로 출력되도록 캐스케이드 결합된 복수의 비트 카운터들을 포함한다. 상기 스위치 회로는 열 선택 신호에 기초하여 상기 적어도 하나의 카운터 회로의 카운터 출력 신호 중 하나를 선택하여 공통 출력선을 통해 최종 출력 신호로 출력한다. 상기 비트 카운터들의 각각은, 순차적으로 활성화되는 바이패스 제어 비트 신호들의 각각에 응답하여, 상기 계수치의 비트 값들의 각각을 출력하는 카운터 모드 및 상기 카운터 모드가 종료된 후 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 카운터 회로는 글로벌 카운터부 및 적어도 하나의 래치부를 포함한다. 상기 글로벌 카운터부는 글로벌 카운터 입력 신호의 에지(edge)의 계수치의 복수의 비트 값들을 출력한다. 상기 적어도 하나의 래치부는 래치 제어 비트 신호들의 각각에 기초하여 상기 계수치의 비트 값들의 각각을 래치하는 래치 모드 및 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작하는 복수의 래치 유닛들을 포함하고, 래치된 상기 계수치의 비트 값들을 순차적으로 래치 출력 신호로서 출력한다.
플립 플롭의 피드백 신호선을 통해 수신한 신호를 바이패스하여 출력하는 비트 카운터를 이용하여 비트 카운터들에서 비트 메모리들로 계수치를 전달하는 카운터 회로의 실시예의 경우, 종래의 발명에 비해 속도는 저하되지 않으면서 비트 카운터들에서 비트 메모리들로 정보를 전달하기 위한 신호선이 필요하지 않아, 이미지 센서를 보다 작은 면적에 구현할 수 있다.
수신한 신호를 출력 신호로 바이패스 신호선을 통해 출력하는 비트 카운터를 이용하여 비트 카운터들에서 비트 메모리들로 계수치를 전달하는 카운터 회로의 실시예의 경우, 바이패스 신호선을 레이아웃(Layout) 상에서 로직(Logic)이 구성되지 않은 영역에 위치시킬 수 있으므로 부가적인 회로 면적을 필요로 하지 않고 종래 발명에 비해 속도는 저하되지 않으면서 이미지 센서를 구성할 수 있다.
글로벌 카운터의 계수치의 비트 값들을 래치하는 래치부와 래치한 비트 값을 저장하는 메모리부를 분리한 카운터 회로의 실시예의 경우, 아날로그/디지털 변환 동작과 데이터 독출 동작이 동일한 영역에서 수행되지 않아, 동작 상호 간의 악영향이 감소한다.
도 1은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이다.
도 2a는 모든 비트 카운터가 카운터 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 2b는 최상위 비트 카운터가 버퍼 모드로 동작하고, 나머지 비트 카운터는 카운터 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 2c는 최하위 비트 카운터가 카운터 모드로 동작하고, 나머지 비트 카운터는 버퍼 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리부를 포함하는 카운터 회로를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 카운터 회로의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 카운터 회로의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 바이패스 기능을 갖는 비트 카운터를 나타내는 블록도이다.
도 7은 도 6의 비트 카운터에 포함되는 데이터 플립 플롭의 일 예를 나타내는 회로도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 바이패스 제어 비트 신호 값에 따른 바이패스 기능을 갖는 비트 카운터의 등가 회로들이다.
도 9, 도 10 및 도 11은 본 발명의 실시예들에 따른 바이패스 기능을 갖는 비트 카운터들을 나타내는 블록도들이다.
도 12는 본 발명의 일 실시예에 따른 바이패스 기능을 갖는 카운터 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 13은 도 12의 이미지 센서에 포함되는 이미지 판독 회로의 일 예를 나타내는 블록도이다.
도 14는 도 13의 이미지 판독 회로의 동작을 나타내는 타이밍도이다.
도 15는 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다.
도 16은 도 15의 이미지 판독 회로에 포함되는 제1 래치부를 나타내는 회로도이다.
도 17은 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다.
도 18은 도 17의 이미지 판독 회로에 포함되는 제1 래치부를 나타내는 회로도이다.
도 19는 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다.
도 20은 도 19의 이미지 판독 회로에 포함되는 제1 저장부를 나타내는 회로도이다.
도 21은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 22는 도 21의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이다.
도 1을 참조하면, 카운터 회로(100)는 복수의 비트 카운터들(111, 112, 113, 114)을 포함한다.
카운터 회로(100)는 카운터 입력 신호(CNT_IN)를 전달받아 바이패스 제어 비트 신호들(Bypass Control Bit Signal 1(BCBS_1), BCBS_2, BCBS_N-1, BCBS_N)에 응답하여 카운터 출력 신호(CNT_OUT)를 생성한다.
복수의 비트 카운터들(111, 112, 113, 114)은 케스케이드(Cascade) 결합된 구조를 가진다. 여기서 케스케이드 결합이란 전단의 비트 카운터의 출력 신호가 후단의 비트 카운터에 입력되어, 복수의 비트 카운터들(111, 112, 113, 114)이 하나의 체인을 형성하는 것을 나타낸다. 카운터 입력 신호(CNT_IN)는 제1 비트 카운터 입력 신호(CNT_1_IN)에 해당하고, 제N 비트 카운터 출력 신호(CNT_N_OUT)는 카운터 출력 신호(CNT_OUT)에 해당한다.
제1 비트 카운터(BC1; 111)는 제1 비트 카운터 입력 신호(CNT_1_IN)와 제1 바이패스 제어 비트 신호(Bypass Control Bit Signal 1; BCBS_1)를 수신하여 제1 비트 카운터 출력 신호(CNT_1_OUT)를 생성한다. 제2 비트 카운터(BC2; 112)는 제1 비트 카운터 출력 신호(CNT_1_OUT)와 제2 바이패스 제어 비트 신호(BCBS_2)를 수신하여 제2 비트 카운터 출력 신호(CNT_2_OUT)를 생성한다. 제N-1 비트 카운터(BCN-1; 113)는 제N-2 비트 카운터 출력 신호(CNT_N-2_OUT)와 제N-1 바이패스 제어 비트 신호(BCBS_N-1)를 수신하여 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)를 생성한다. 제N 비트 카운터(BCN; 114)는 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)와 제N 바이패스 제어 비트 신호(BCBS_N)를 수신하여 제N 비트 카운터 출력 신호(CNT_N_OUT)를 생성한다.
카운터 회로(100)는 카운터 입력 신호(CNT_IN)의 에지(edge)의 계수치(Count value)를 포함하는 카운터 출력 신호(CNT_OUT)를 순차적으로 출력한다. 종래 이미지 센서에서 사용되는 카운터 회로는 비트 카운터 각각의 출력을 추가적인 신호선 또는 버스(Bus)를 이용하여 비트 카운터들(111, 112, 113, 114)과 분리된 비트 메모리들 각각에 전달한다. 본 발명의 일 실시예에 따른 카운터 회로(100)는 종래의 이미지 센서에서 사용되는 카운터 회로 내의 추가적인 신호선 또는 버스가 필요하지 않다.
비트 카운터들(111, 112, 113, 114)은 상기 계수치의 비트 값들의 각각을 계수한다. 바람직하게는, 제1 비트 카운터(111)는 카운터 회로(100)의 계수치의 최하위 비트(Least Significant Bit; LSB)의 비트 값을 계수하며, 제2 비트 카운터(112)는 카운터 회로(100)의 계수치의 최하위 비트보다 한 비트 위 비트의 비트 값을 계수하며, 제N-1 비트 카운터(113)는 카운터 회로(100)의 계수치의 최상위 비트(Most Significant Bit; MSB)보다 한 비트 아래 비트의 비트 값을 계수하며, 제N 비트 카운터(114)는 카운터 회로(100)의 계수치의 최상위 비트의 비트 값을 계수할 수 있다.
각각의 바이패스 제어 비트 신호는 상응하는 비트 카운터의 동작 모드를 나타낼 수 있다. 바이패스 제어 비트 신호가 논리값 0을 갖는 경우에는 카운터 모드를 나타내고, 논리값 1을 갖는 경우에는 버퍼 모드를 나타낼 수 있다.
제N 비트 카운터(114)는 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 0을 가지는 카운터 모드의 경우, 상기 계수치의 MSB에 해당하는 비트 값을 제N 비트 카운터 출력 신호(CNT_N_OUT)로 출력한다. 카운터 모드가 종료된 후 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 1을 가지는 버퍼 모드의 경우, 제N 비트 카운터(114)는 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)를 바이패스하여 제N 비트 카운터 출력 신호(CNT_N_OUT)로 출력한다.
제1 비트 카운터(111), 제2 비트 카운터(112) 및 제N-1 비트 카운터(113)의 카운터 모드 동작과 버퍼 모드 동작은 제N 비트 카운터(114)의 카운터 모드 동작과 버퍼 모드 동작을 참조하여 이해할 수 있으므로 설명을 생략한다.
비트 카운터들(111, 112, 113, 114) 각각의 바이패스 동작에 대해서는 도 6 내지 도 11을 참조하여 후술한다.
바이패스 제어 비트 신호들(BCBS_1, BCBS_2, BCBS_N-1, BCBS_N)은, 바람직하게는, 제1 바이패스 제어 비트 신호(BCBS_1)에서 제N 바이패스 제어 비트 신호(BCBS_N)까지 순차적으로 활성화된다. 바이패스 제어 비트 신호들(BCBS_1, BCBS_2, BCBS_N-1, BCBS_N)에 응답하여 카운터 출력 신호(CNT_OUT)로 출력하고자 하는 비트 값을 계수하는 비트 카운터와 출력하고자 하는 비트 값을 계수하는 비트 카운터에 상응하는 비트보다 하위 비트에 상응하는 비트 카운터는 카운터 모드로 동작하고, 출력하고자 하는 비트 값을 계수하는 비트 카운터에 상응하는 비트보다 상위 비트에 상응하는 비트 카운터는 버퍼 모드로 동작하여, 상기 출력하고자 하는 비트 값을 계수하는 비트 카운터의 출력 신호를 버퍼 모드로 동작하는 비트 카운터를 통해 카운터 출력 신호(CNT_OUT)로서 출력한다.
비트 카운터들(111, 112, 113, 114) 각각이 카운터 모드 및 버퍼 모드로 동작하여, 상기 계수치의 각각의 비트에 해당하는 비트 카운터들(111, 112, 113, 114) 각각의 비트 값을 포함하는 카운터 출력 신호(CNT_OUT)를 순차적으로 출력하는 카운터 회로의 동작에 대해서는 도 2a, 도 2b 및 도 2c를 참조하여 설명한다.
도 2a는 모든 비트 카운터가 카운터 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 2a를 참조하면, 제1 바이패스 제어 비트 신호(BCBS_1), 제2 바이패스 제어 비트 신호(BCBS_2), 제N-1 바이패스 제어 비트 신호(BCBS_N-1) 및 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 0을 가지는 경우, 비트 카운터들(111a, 112a, 113a, 114a)은 모두 카운터 모드로 동작한다.
카운터 회로(100a)는 카운터 모드로 동작하는 제N 비트 카운터(114a)가 계수하는 카운터 회로(100a)의 계수치의 MSB에 해당하는 비트 값을 제N 비트 카운터 출력 신호(CNT_N_OUT)로서 출력한다.
도 2b는 최상위 비트 카운터가 버퍼 모드로 동작하고, 나머지 비트 카운터는 카운터 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 2b를 참조하면, 제1 바이패스 제어 비트 신호(BCBS_1), 제2 바이패스 제어 비트 신호(BCBS_2) 및 제N-1 바이패스 제어 비트 신호(BCBS_N-1) 가 논리값 0을 가지고, 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 1을 가지므로, 제1 비트 카운터(111b), 제2 비트 카운터(112b) 및 제N-1 비트 카운터(113b)는 카운터 모드로 동작하고, 제N 비트 카운터(114b)는 버퍼 모드로 동작한다.
카운터 회로(100b)는 카운터 모드로 동작하는 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)를 제N 비트 카운터(114b)를 바이패스(121b)하여 제N 비트 카운터 출력 신호(CNT_N_OUT)로서 출력한다.
도 2c는 최하위 비트 카운터가 카운터 모드로 동작하고, 나머지 비트 카운터는 버퍼 모드로 동작하는 경우의 도 1의 카운터 회로의 동작을 나타내는 블록도이다.
도 2c를 참조하면, 제1 바이패스 제어 비트 신호(BCBS_1)가 논리값 0을 가지고, 제2 바이패스 제어 비트 신호(BCBS_2), 제N-1 바이패스 제어 비트 신호(BCBS_N-1) 및 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 1을 가지므로, 제1 비트 카운터(111c)는 카운터 모드로 동작하고, 제2 비트 카운터(112c), 제N-1 비트 카운터(113c) 및 제N 비트 카운터(114c)는 버퍼 모드로 동작한다.
카운터 회로(100c)는 카운터 모드로 동작하는 제1 비트 카운터 출력 신호(CNT_1_OUT)를 제2 비트 카운터(112c), 제N-1 비트 카운터(113c) 및 제N 비트 카운터(114c)를 바이패스(121c)하여 제N 비트 카운터 출력 신호(CNT_N_OUT)로서 출력한다.
도 3은 본 발명의 일 실시예에 따른 메모리부를 포함하는 카운터 회로를 나타내는 블록도이다.
도 3을 참조하면, 카운터 회로(300)는 비트 카운터들(111, 112, 113, 114), 입력 제어부(311) 및 메모리부(320)를 포함한다. 메모리부(320)는 비트 메모리들(321, 322, 323, 324)을 포함한다.
비트 카운터들(111, 112, 113, 114)의 비트 값들은 초기화 신호(RST)에 의해서 초기화 될 수 있다. 비트 카운터들(111, 112, 113, 114)의 나머지 구조는 도 1을 참조하여 이해할 수 있으므로 설명을 생략한다.
비트 메모리들(321, 322, 323, 324)은 비트 카운터들(111, 112, 113, 114)의 개수만큼 구비될 수 있다. 비트 메모리들(321, 322, 323, 324)의 각각은 비트 카운터들(111, 112, 113, 114)의 각각이 출력하는 상기 계수치의 각각의 비트 값을 포함하는 카운터 출력 신호(CNT_OUT)를 순차적으로 입력 받는다.
도 2a에서와 같이, 제1 바이패스 제어 비트 신호(BCBS_1), 제2 바이패스 제어 비트 신호(BCBS_2), 제N-1 바이패스 제어 비트 신호(BCBS_N-1) 및 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 0을 가져, 제1 비트 카운터(111), 제2 비트 카운터(112), 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)는 모두 카운터 모드로 동작하고, 제N 메모리 제어 비트 신호(Memory Control Bit Signal N; MCBS_N)가 논리값 1을 가지고, 제1 메모리 제어 신호(MCBS_1), 제2 메모리 제어 비트 신호(MCBS_2) 및 제N-1 메모리 제어 비트 신호(MCBS_N-1)는 논리값 0을 가지는 경우, 제N 비트 카운터(114)의 출력 신호를 포함하는 카운터 출력 신호(CNT_OUT)는 활성화 된 제N 비트 메모리(BMN; 324)에 저장된다.
도 2b에서와 같이, 제1 바이패스 제어 비트 신호(BCBS_1), 제2 바이패스 제어 비트 신호(BCBS_2) 및 제N-1 바이패스 제어 비트 신호(BCBS_N-1)가 논리값 0을 가지고, 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 1을 가져, 제1 비트 카운터(111), 제2 비트 카운터(112) 및 제N-1 비트 카운터(113)는 카운터 모드로 동작하고, 제N 비트 카운터(114)는 버퍼 모드로 동작하고, 제N-1 메모리 제어 비트 신호(MCBS_N-1)가 논리값 1을 가지고, 제1 메모리 제어 비트 신호(MCBS_1), 제2 메모리 제어 비트 신호(MCBS_2) 및 제N 메모리 제어 비트 신호(MCBS_N)는 논리값 0을 가지는 경우, 제N-1 비트 카운터(113)의 출력 신호를 포함하는 카운터 출력 신호(CNT_OUT)는 활성화 된 제N-1 비트 메모리(BMN-1; 323)에 저장된다.
도 2c에서와 같이, 제1 바이패스 제어 비트 신호(BCBS_1)가 논리값 0을 가지고, 제2 바이패스 제어 비트 신호(BCBS_2), 제N-1 바이패스 제어 비트 신호(BCBS_N-1) 및 제N 바이패스 제어 비트 신호(BCBS_N)가 논리값 1을 가져, 제1 비트 카운터(111c)는 카운터 모드로 동작하고, 제2 비트 카운터(112c), 제N-1 비트 카운터(113c) 및 제N 비트 카운터(114c)는 버퍼 모드로 동작하고, 제1 메모리 제어 비트 신호(MCBS_1)가 논리값 1을 가지고, 제2 메모리 제어 비트 신호(MCBS_2), 제N-1 메모리 제어 비트 신호(MCBS_N-1) 및 제N 메모리 제어 비트 신호(MCBS_N)는 논리값 0을 가지는 경우, 제1 비트 카운터(111)의 출력 신호는 카운터 출력 신호(CNT_OUT)를 통해 활성화 된 제1 비트 메모리(BM1; 321)에 저장된다.
비트 메모리들(321, 322, 323, 324) 각각은 메모리 출력선(MEM_OUT)을 통해 비트 메모리들(321, 322, 323, 324) 각각의 저장 값들을 카운터 회로(300)의 외부로 출력한다.
입력 제어부(311)는 멀티플렉서(Multiplexer)를 포함할 수 있다. 멀티플렉서는 제1 신호(SIG1)에 응답하여 클럭 신호(CLK) 또는 접지 전압 중 하나를 선택하여 카운터 입력 신호(CNT_IN)로서 출력한다.
도 4는 본 발명의 일 실시예에 따른 카운터 회로의 동작을 나타내는 타이밍도이다. 도 4는 N이 4의 값을 가지는 경우의 카운터 회로(300)의 동작을 나타내는 타이밍도이다.
도 4를 참조하면, 카운터 회로(300)는 클럭 신호(CLK)의 제1 상승 에지(411)에서 활성화된 초기화 신호(RST)에 따라 비트 카운터들(111, 112, 113, 114)의 계수치를 논리값 0으로 초기화한다. 제1 비트 카운터 출력 신호(CNT_1_OUT)와 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)는 제1 상승 에지(411)에서 논리값 1에서 논리값 0으로 초기화되며, 제2 비트 카운터 출력 신호(CNT_2_OUT)와 제N 비트 카운터 출력 신호(CNT_N_OUT)는 원래 논리값 0을 가졌으므로 논리값 0을 유지한다.
입력 제어부(311)는 제1 신호(SIG1)의 값이 논리값 1을 가질 때, 클럭 신호(CLK)를 카운터 입력 신호(CNT_IN)로 출력하고, 제1 신호(SIG1)의 값이 논리값 0을 가질 때, 논리값 0을 카운터 입력 신호(CNT_IN)로 출력한다. 카운터 입력 신호(CNT_IN)는 제1 신호(SIG1)가 논리값 1을 유지하는 제2 상승 에지(412)에서 하강 에지(413)까지 클럭 신호(CLK)를 출력하고, 나머지 구간에서는 논리값 0을 출력한다.
비트 카운터들(111, 112, 113, 114) 각각은 수신한 신호의 하강 에지에서 계수치의 비트 값 각각을 토글(Toggle)한다. 제1 비트 카운터 입력 신호(CNT_1_IN)의 하강 에지들에서 계수치의 최하위 비트 값에 해당하는 제1 비트 카운터 출력 신호(CNT_1_OUT) 값이 토글 된다. 제2 비트 카운터 입력 신호인 제1 비트 카운터 출력 신호(CNT_1_OUT)의 하강 에지들에서 계수치의 최하위 비트보다 한 비트 위 비트의 비트 값에 해당하는 제2 비트 카운터 출력 신호(CNT_2_OUT) 값이 토글 된다. 제N-1 비트 카운터의 입력 신호인 제2 비트 카운터 출력 신호(CNT_2_OUT)의 하강 에지들에서 계수치의 최상위 비트보다 한 비트 아래 비트의 비트 값에 해당하는 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT) 값이 토글 된다. 제N 비트 카운터의 입력 신호인 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT)의 하강 에지들에서 계수치의 최상위 비트 값에 해당하는 제N 비트 카운터 출력 신호(CNT_N_OUT) 값이 토글 된다.
클럭 신호(CLK)의 제2 상승 에지(412)부터 제1 바이패스 제어 비트 신호(BCBS_1)의 상승 에지(424)까지 제1 비트 카운터(111)는 카운터 모드로 동작하고, 제1 바이패스 제어 비트 신호(BCBS_1)의 상승 에지(424)부터는 제1 비트 카운터(111)는 버퍼 모드로 동작한다. 클럭 신호(CLK)의 제2 상승 에지(412)부터 제2 바이패스 제어 비트 신호(BCBS_2)의 상승 에지(423)까지 제2 비트 카운터(112)는 카운터 모드로 동작하고, 제2 바이패스 제어 비트 신호(BCBS_2)의 상승 에지(423)부터는 제2 비트 카운터(112)는 버퍼 모드로 동작한다. 클럭 신호(CLK)의 제2 상승 에지(412)부터 제N-1 바이패스 제어 비트 신호(BCBS_N-1)의 상승 에지(422)까지 제N-1 비트 카운터(113)는 카운터 모드로 동작하고, 제N-1 바이패스 제어 비트 신호(BCBS_N-1)의 상승 에지(422)부터는 제N-1 비트 카운터(113)는 버퍼 모드로 동작한다. 클럭 신호(CLK)의 제2 상승 에지(412)부터 제N 바이패스 제어 비트 신호(BCBS_N)의 상승 에지(421)까지 제N 비트 카운터(114)는 카운터 모드로 동작하고, 제N 바이패스 제어 비트 신호(BCBS_N)의 상승 에지(421)부터는 제N 비트 카운터(114)는 버퍼 모드로 동작한다.
제N 바이패스 제어 비트 신호(BCBS_N)의 상승 에지(421) 전에는 비트 카운터들(111, 112, 113, 114)은 모두 카운터 모드로 동작하기 때문에, 카운터 회로(300)는 최상위 비트의 비트 값을 출력하는 제N 비트 카운터 출력 신호(CNT_N_OUT)를 카운터 출력 신호(CNT_OUT)로서 출력한다. 카운터 출력 신호(CNT_OUT)는 초기화된 제N 비트 카운터 출력 신호(CNT_N_OUT) 값인 논리값 0으로 초기화 되고, 제N 비트 카운터 출력 신호(CNT_N_OUT)의 상승 에지(431)에서 논리값 0에서 논리값 1로 상승한다.
제N 바이패스 제어 비트 신호(BCBS_N)의 상승 에지(421)부터 제N-1 바이패스 제어 비트 신호(BCBS_N-1)의 상승 에지(422)까지는 제1 비트 카운터(111), 제2 비트 카운터(112) 및 제N-1 비트 카운터(113)는 카운터 모드로 동작하고, 제N 비트 카운터(114)는 버퍼 모드로 동작하기 때문에, 카운터 회로(300)는 최상위 비트보다 한 비트 아래 비트의 비트 값을 출력하는 제N-1 비트 카운터 출력 신호(CNT_N-1_OUT) 값인 논리값 0을 제N 비트 카운터(114)를 바이패스(432)하여 카운터 출력 신호(CNT_OUT)로서 출력한다.
제N-1 바이패스 제어 비트 신호(BCBS_N-1)의 상승 에지(422)부터 제2 바이패스 제어 비트 신호(BCBS_2)의 상승 에지(423)까지는 제1 비트 카운터(111) 및 제2 비트 카운터(112)는 카운터 모드로 동작하고, 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)는 버퍼 모드로 동작하기 때문에, 카운터 회로(300)는 최하위 비트보다 한 비트 위 비트의 비트 값을 출력하는 제2 비트 카운터 출력 신호(CNT_2_OUT) 값인 논리값 1을 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)를 바이패스(433)하여 카운터 출력 신호(CNT_OUT)로서 출력한다.
제2 바이패스 제어 비트 신호(BCBS_2)의 상승 에지(423)부터 제1 바이패스 제어 비트 신호(BCBS_1)의 상승 에지(424)까지는 제1 비트 카운터(111)는 카운터 모드로 동작하고, 제2 비트 카운터(112), 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)는 버퍼 모드로 동작하기 때문에, 카운터 회로(300)는 최하위 비트 값을 출력하는 제1 비트 카운터 출력 신호(CNT_1_OUT) 값인 논리값 0을 제2 비트 카운터(112), 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)를 바이패스(434)하여 카운터 출력 신호(CNT_OUT)로서 출력한다.
도 5는 본 발명의 일 실시예에 따른 카운터 회로의 동작을 나타내는 타이밍도이다.
도 5를 참조하면, 제N 메모리 제어 비트 신호(MCBS_N)는 제N 비트 카운터(114)가 카운터 모드로 동작하는 구간(521)동안 논리값 1을 유지하고, 나머지 구간 동안에는 논리값 0을 가진다. 제N-1 메모리 제어 비트 신호(MCBS_N-1)는 제N-1 비트 카운터(113)가 카운터 모드로 동작하고, 제N 비트 카운터(114)가 버퍼 모드로 동작하는 구간(522)동안 논리값 1을 유지하고, 나머지 구간 동안에는 논리값 0을 가진다. 제2 메모리 제어 비트 신호(MCBS_2)는 제2 비트 카운터(112)가 카운터 모드로 동작하고, 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)가 버퍼 모드로 동작하는 구간(523)동안 논리값 1을 유지하고, 나머지 구간 동안에는 논리값 0을 가진다. 제1 메모리 제어 비트 신호(MCBS_1)는 제1 비트 카운터(111)가 카운터 모드로 동작하고, 제2 비트 카운터(112), 제N-1 비트 카운터(113) 및 제N 비트 카운터(114)가 버퍼 모드로 동작하는 구간(524)동안 논리값 1을 유지하고, 나머지 구간 동안에는 논리값 0을 가진다.
제N 메모리 제어 비트 신호(MCBS_N)가 논리값 1을 만족하는 클럭 신호(CLK)의 제1 상승 에지(511)에서 제N 비트 메모리(324)의 저장 값(MEM_N)은 클럭 신호(CLK)의 제1 상승 에지(511)에서의 카운터 출력 신호(CNT_OUT)인 논리값 1을 저장한다. 제N-1 메모리 제어 비트 신호(MCBS_N-1)가 논리값 1을 만족하는 클럭 신호(CLK)의 제2 상승 에지(512)에서 제N-1 비트 메모리(323)의 저장 값(MEM_N-1)은 클럭 신호(CLK)의 제2 상승 에지(512)에서의 카운터 출력 신호(CNT_OUT)인 논리값 0을 저장한다. 제2 메모리 제어 비트 신호(MCBS_2)가 논리값 1을 가지는 클럭 신호(CLK)의 제3 상승 에지(513)에서 제2 비트 메모리(BM2; 322)의 저장 값(MEM_2)은 클럭 신호(CLK)의 제3 상승 에지(513)에서의 카운터 출력 신호(CNT_OUT)인 논리값 1을 저장한다. 제1 메모리 제어 비트 신호(MCBS_1)가 논리값 1을 가지는 클럭 신호(CLK)의 제4 상승 에지(514)에서 제1 비트 메모리(321)의 저장 값(MEM_1)은 클럭 신호(CLK)의 제4 상승 에지(514)에서의 카운터 출력 신호(CNT_OUT)인 논리값 0을 저장한다.
도 6은 본 발명의 일 실시예에 따른 바이패스 기능을 갖는 비트 카운터를 나타내는 블록도이다.
도 6을 참조하면, 바이패스 기능을 갖는 비트 카운터(600)는 활성 제어부(630), 제1 반전부(620), 플립 플롭(610) 및 피드백 신호선(LINE_FB)을 포함한다. 플립 플롭(610)은 데이터 플립 플롭일 수 있으며, 제2 반전부(611)를 포함한다. 제1 반전부(620)는 삼상 인버터(Tri-state inverter)를 포함할 수 있다. 제2 반전부(611)는 반전기(Inverter)를 포함할 수 있다. 활성 제어부(630)는 논리합(OR) 게이트를 포함할 수 있다.
활성 제어부(630)는 바이패스 제어 비트 신호(BCBS) 및 초기화 신호(RST)를 수신하여 논리합 게이트를 이용하여 반전 활성 신호(/ENable Signal; /ENS)를 출력한다.
제1 반전부(620)는 바이패스 제어 비트 신호(BCBS)가 논리값 0을 가지는 경우, 제1 반전부(620)의 입력부와 제1 반전부(620)의 출력부를 전기적으로 분리시키고, 바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지는 경우, 제1 반전부(620)의 수신한 신호(SIG_IN)를 반전하여 출력한다.
데이터(D) 플립 플롭은 클럭 신호 포트(CP)로 비트 카운터가 수신한 신호(SIG_IN)를 입력 받고, 반전 활성 신호 포트(/ENP)로 반전 활성 신호(/ENS)를 입력 받고, 제1 반전부(620)의 출력부가 데이터 신호 포트(DP)와 전기적으로 연결되고, 출력 신호 포트(QP)로 저장 값을 출력한다.
비트 카운터 출력 신호(SIG_OUT)는 출력 신호 포트(QP)와 전기적으로 연결되어 있으며, 피드백 신호선(LINE_FB)은 반전 출력 신호 포트(/QP)와 데이터 신호 포트(DP)를 전기적으로 연결한다.
제2 반전부(611)는 반전 출력 신호 포트(/QP)로부터 입력 받은 신호를 반전하여 출력 신호 포트(QP)로 출력한다. 제2 반전부(611)는 인버터(inverter)를 포함할 수 있으며, 인버터는 부정 논리곱(NAND) 게이트 또는 부정 논리합(NAND) 게이트 등으로도 구현될 수 있다.
데이터 플립 플롭(610)의 구조는 도면 7을 참조하여 설명하도록 한다. 바이패스 제어 비트 신호(BCBS)의 신호 값에 따른 비트 카운터의 등가 회로는 도 8a 및 도 8b를 참조하여 설명하도록 한다.
도 7은 도 6의 비트 카운터에 포함되는 데이터 플립 플롭의 일 예를 나타내는 회로도이다.
도 7을 참조하면, 데이터 플립 플롭(610)은 데이터 신호 포트(DP), 클럭 신호 포트(CP), 반전 활성 신호 포트(/ENP), 반전 출력 신호 포트(/QP) 및 출력 신호 포트(QP)를 포함한다. 데이터 플립 플롭(610)은 삼상 인버터들(621, 624, 625, 626)을 포함한다. 데이터 플립 플롭(610)은 부정 논리합(NOR) 게이트들(622, 623) 및 논리 게이트(628)를 포함한다. 제2 반전부(611)는 인버터(627)를 포함한다.
삼상 인버터(621)는 데이터 신호 포트(DP)로부터 제1 신호(SIG_1), 클럭 신호 포트(CP)로부터 제2 신호(SIG_2)를 입력 받는다. 제2 신호(SIG_2)가 논리값 0을 가지는 경우 삼상 인버터(621)의 입력부와 삼상 인버터(621)의 출력부는 전기적으로 분리된다. 제2 신호(SIG_2)가 논리값 1을 가지는 경우 제1 신호(SIG_1)를 반전하여 제3 신호(SIG_3)로 출력 한다.
부정 논리합(NOR) 게이트(623)는 반전 활성 신호(/ENS) 또는 제3 신호(SIG_3)가 논리값 1을 가지는 경우 논리값 0을 제4 신호(SIG_4)로 출력하고, 반전 활성 신호(/ENS) 및 제3 신호(SIG_3)가 논리값 0을 가지는 경우 논리값 1을 제4 신호(SIG_4)로 출력한다.
부정 논리합 게이트(622)는 제2 신호(SIG_2) 또는 반전 활성 신호(/ENS)가 논리값 1을 가지는 경우 논리값 0을 제6 신호(SIG_6)로 출력하고, 제2 신호(SIG_2) 및 반전 활성 신호(/ENS)가 논리값 0을 가지는 경우 논리값 1을 제6 신호(SIG_6)로 출력한다.
삼상 인버터(624)는 제4 신호(SIG_4) 및 제6 신호(SIG_6)를 입력 받는다. 제6 신호(SIG_6)가 논리값 0을 가지는 경우 삼상 인버터(624)의 입력부와 삼상 인버터(624)의 출력부는 전기적으로 분리된다. 제6 신호(SIG_6)가 논리값 1을 가지는 경우 제4 신호(SIG_4)를 반전하여 제3 신호(SIG_3)로 출력 한다.
제2 신호(SIG_2)가 논리값 1을 가지고 반전 활성 신호(/ENS)가 논리값 0을 가지면, 삼상 인버터(621)는 제1 신호(SIG_1)를 반전하여 제3 신호(SIG_3)로 출력하고, 삼상 인버터(624)는 오픈 회로(Open circuit)로 동작하고, 부정 논리합 게이트(623)는 인버터로 동작하여, 제4 신호(SIG_4)는 제1 신호(SIG_1) 값을 가지게 된다.
제2 신호(SIG_2)가 논리값 1을 가지고 반전 활성 신호(/ENS)가 논리값 1을 가지면, 제1 신호(SIG_1) 값에 상관없이 제4 신호(SIG_4)는 논리값 0으로 고정된다.
제2 신호(SIG_2)가 논리값 0을 가지고 반전 활성 신호(/ENS)가 논리값 0을 가지면, 삼상 인버터(621)는 오픈 회로로 동작하고, 삼상 인버터(624)는 제4 신호(SIG_4)를 반전하여 제3 신호(SIG_3)로 출력하고, 부정 논리합 게이트(623)는 인버터로 동작하여, 부정 논리합 게이트(623)와 삼상 인버터(624)는 제3 신호(SIG_3) 및 제4 신호(SIG_4)를 저장하는 루프를 생성하게 된다.
제2 신호(SIG_2)가 논리값 0을 가지고 반전 활성 신호(/ENS)가 논리값 1을 가지면, 제1 신호(SIG_1) 값에 상관없이 제4 신호(SIG_4)는 논리값 1로 고정된다.
삼상 인버터(625)는 제4 신호(SIG_4) 및 제6 신호(SIG_6)를 입력 받는다. 제6 신호(SIG_6)가 논리값 0을 가지는 경우 삼상 인버터(625)의 입력부와 삼상 인버터(625)의 출력부는 전기적으로 분리된다. 제6 신호(SIG_6)가 논리값 1을 가지는 경우 제4 신호(SIG_4)를 반전하여 제5 신호(SIG_5)로 출력 한다.
제2 반전부(611)에 포함된 인버터(627)는 제5 신호(SIG_5)를 입력 받아 반전하여 반전된 제5 신호(/SIG_5)를 출력한다.
논리 게이트(628)는 제2 신호(SIG_2)와 반전 활성 신호 (/ENS)를 입력 받아, 제2 신호(SIG_2)가 논리값 1을 가지고, 반전 활성 신호(/ENS)가 논리값 0을 가지는 경우 논리값 1을 제7 신호(SIG_7)로서 출력하고, 제2 신호(SIG_2)가 논리값 0을 가지거나 반전 활성 신호(/ENS)가 논리값 1을 가지는 경우 논리값 0을 제7 신호(SIG_7)로서 출력한다.
삼상 인버터(626)는 반전된 제5 신호(/SIG_5) 및 제7 신호(SIG_7)를 입력 받는다. 제7 신호(SIG_7)가 논리값 0을 가지는 경우 삼상 인버터(626)의 입력부와 삼상 인버터(626)의 출력부는 전기적으로 분리된다. 제7 신호(SIG_7)가 논리값 1을 가지는 경우 반전된 제5 신호(/SIG_5)를 반전하여 제5 신호(SIG_5)로 출력 한다.
제5 신호(SIG_5)는 반전 출력 신호 포트(/QP)를 통해 플립 플롭(610)의 외부로 출력 된다. 반전된 제5 신호(SIG_5)는 출력 신호 포트(QP)를 통해 플립 플롭(610)의 외부로 출력 된다.
제6 신호(SIG_6)가 논리값 1을 가지는 경우, 삼상 인버터(625)는 제4 신호(SIG_4)를 반전하여 제5 신호(SIG_5)로 출력하고, 삼상 인버터(626)는 오픈 회로(Open circuit)로 동작하여, 반전된 제5 신호(/SIG_5)는 제4 신호(SIG_4) 값을 가지게 된다.
제6 신호(SIG_6)가 논리값 0을 가지는 경우, 삼상 인버터(625)는 오픈 회로로 동작하고, 삼상 인버터(626)는 반전된 제5 신호(/SIG_5)를 반전하여 제5 신호(SIG_5)로 출력하여, 인버터(627)와 삼상 인버터(626)는 제5 신호(SIG_5) 및 반전된 제5 신호(/SIG_5)를 저장하는 루프를 생성하게 된다.
제1 회로(641)는 반전 활성 신호(/ENS)가 논리값 1일 때 저장 값인 제4 신호(SIG_4)가 논리값 0으로 초기화 되고, 반전 활성 신호(/ENS)가 논리값 0일 때 제2 신호(SIG_2)의 상승 에지에 제1 신호(SIG_1) 값을 제4 신호(SIG_4)로 저장하는 회로로 동작한다. 제2 회로(642)는 제2 신호(SIG_2)의 상기 상승 에지 다음의 하강 에지에 제1 회로(641)의 저장 값인 제4 신호(SIG_4) 값을 저장하는 회로로 동작한다.
바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지는 경우 반전 활성 신호(/ENS)는 논리값 1을 가지게 되고, 제1 회로(641)는 제4 신호(641)로 논리값 0을 출력하는 회로로 동작하고, 삼상 인버터들(624, 625)은 오픈 회로로 동작하고, 제2 반전부(611)는 반전 출력 신호 포트(/QP)의 제5 신호(SIG_5)를 반전하여 출력 신호 포트(QP)로 반전된 제5 신호(/SIG_5)를 출력한다. 다시 말하면, 바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지는 경우 삼상 인버터(625)의 입력부와 삼상 인버터(625)의 출력부는 전기적으로 분리되고, 비트 카운터(610)는 제2 반전부(611)를 통해 반전 출력 신호 포트(/QP)에 흐르는 신호를 반전하여 출력 신호 포트(QP)로 출력한다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 바이패스 제어 비트 신호 값에 따른 바이패스 기능을 갖는 비트 카운터의 등가회로들이다.
도 8a를 참조하면, 바이패스 제어 비트 신호(BCBS)가 논리값 0, 초기화 신호(RST)가 논리값 0을 갖는 경우, 반전 활성 신호(/ENS)는 논리값 0을 가지게 된다. 데이터 플립 플롭(610)은 피드백 신호선(LINE_FB)이 반전 출력 신호 포트(/QP)와 데이터 신호 포트(DP)를 전기적으로 연결된다. 바이패스 제어 비트 신호(BCBS) 값이 0인 경우의 비트 카운터(600)와 등가 회로인 비트 카운터(600a)는 수신한 신호(SIG_IN)의 하강 에지마다 데이터 플립 플롭(610)의 저장 값을 토글(Toggle)하는 회로로 동작한다.
도 8b를 참조하면, 바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지고, 초기화 신호(RST)가 논리값 0을 가지는 경우, 반전 활성 신호(/ENS)는 논리값 1을 가지고, 데이터 플립 플롭(610)은 데이터의 저장 기능을 수행하지 않는다. 이 경우, 수신한 신호(SIG_IN)는 제1 반전부(620)에 의해 반전되고, 상기 반전된 신호는 피드백 신호선(LINE_FB)을 통해 제2 반전부(611)에 입력된다. 제2 반전부(611)는 상기 반전된 신호를 재반전하여 수신한 신호(SIG_IN)와 동일한 신호를 출력 신호(SIG_OUT)로 출력한다. 바이패스 제어 비트 신호(BCBS) 값이 1인 경우의 비트 카운터(600)와 등가 회로인 비트 카운터(600b)는 수신한 신호(SIG_IN)를 버퍼로 기능하는 제1 반전부(620) 및 제2 반전부(611)를 통해 출력 신호(SIG_OUT)로 바이패스하는 회로로 동작한다.
도 9, 도 10 및 도 11은 본 발명의 실시예들에 따른 바이패스 기능을 갖는 비트 카운터들을 나타내는 블록도들이다.
도 9를 참조하면, 비트 카운터(900)는 토글부(Toggle part; 923), 활성 제어부(922), 바이패스 신호선(LINE_BP) 및 멀티플렉서(921)를 포함한다. 활성 제어부(922)는 논리합(OR) 게이트를 포함할 수 있다. 토글부(923)는 데이터 플립 플롭(910)을 포함할 수 있다.
활성 제어부(922)는 바이패스 제어 비트 신호(BCBS)와 초기화 신호(RST)를 논리합(NOR) 연산하여 반전 활성 신호(/ENS)를 출력한다.
토글부(923)는 반전 활성 신호(/ENS)가 논리값 0을 가지는 경우 수신한 신호의 하강 에지에서 저장 값을 반전하고, 반전된 저장 값을 출력 신호(SIG_TOUT)로 출력한다.
데이터 플립 플롭(910)은 데이터 신호 포트(DP)와 반전 출력 신호 포트(/QP)가 전기적으로 연결 되고, 클럭 신호 포트(CP)로 수신한 신호(SIG_IN)를 입력 받고, 반전 활성 신호 포트(/ENP)로 반전 활성 신호(/ENS)를 입력 받고, 출력 신호 포트(QP)로 토글부(923)의 출력 신호(SIG_TOUT)를 출력한다.
바이패스 신호선(LINE_BP)은 수신한 신호(SIG_IN)를 토글부(923)를 우회해서 멀티플렉서(921)에 전달한다.
멀티플렉서(921)는 바이패스 제어 비트 신호(BCBS)가 논리값 0을 가지는 경우 토글부(923)의 출력 신호(SIG_TOUT)를 출력 신호(SIG_OUT)로 출력하고, 바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지는 경우 바이패스 신호선(LINE_BP)에 흐르는 수신한 신호(SIG_IN)를 출력 신호(SIG_OUT)로 출력한다.
초기화 신호(RST)가 논리값 1인 경우에는 데이터 플립 플롭(910)의 저장 값이 논리값 0으로 초기화 된다.
초기화 신호(RST)가 논리값 0이고, 바이패스 제어 비트 신호(BCBS)가 논리값 0을 가지는 경우, 비트 카운터(900)는 수신한 신호(SIG_IN)의 하강 에지마다 데이터 플립 플롭(910)의 저장 값을 토글하고, 저장 값을 출력 신호(SIG_OUT)로 출력하는 회로로 동작한다.
초기화 신호(RST)가 논리값 0이고, 바이패스 제어 비트 신호(BCBS)가 논리값 1을 가지는 경우, 비트 카운터(900)의 토글부(923)는 토글 동작을 수행하지 못한다. 비트 카운터(900)는 바이패스 신호선(LINE_BP)을 통해 수신한 신호(SIG_IN)를 바이패스하여 출력 신호(SIG_OUT)로 출력한다.
도 10을 참조하면, 비트 카운터(1000)는 토글부(1023), 활성 제어부(1022), 바이패스 신호선(LINE_BP) 및 멀티플렉서(1021)를 포함한다. 활성 제어부(1022)는 논리합(OR) 게이트를 포함할 수 있다. 토글부(1023)는 티(T) 플립 플롭(1010)을 포함할 수 있다.
비트 카운터(1000)에서 토글부(1023)를 제외한 부분은 도 9의 비트 카운터(900)와 동일하므로 설명을 생략한다.
토글부(1023)는 반전 활성 신호(/ENS)가 논리값 0을 가지는 경우 수신한 신호의 하강 에지에서 저장 값을 반전하고, 반전된 저장 값을 출력 신호(SIG_TOUT)로 출력한다.
티 플립 플롭(1010)은 T 포트(TP)가 논리값 1, 달리 표현하면 전원 전압에 전기적으로 연결 되고, 클럭 신호 포트(CP)로 수신한 신호(SIG_IN)를 입력 받고, 반전 활성 신호 포트(/ENP)로 반전 활성 신호(/ENS)를 입력 받고, 출력 신호 포트(QP)로 토글부(1023)의 출력 신호(SIG_TOUT)를 출력한다.
비트 카운터(1000)의 동작은 도 9를 참조하여 이해할 수 있으므로 설명을 생략한다.
도 11을 참조하면, 비트 카운터(1100)는 토글부(1123), 활성 제어부(1122), 바이패스 신호선(LINE_BP) 및 멀티플렉서(1121)를 포함한다. 활성 제어부(1122)는 논리합(OR) 게이트를 포함할 수 있다. 토글부(1123)는 제이케이(JK) 플립 플롭(1110)을 포함할 수 있다.
비트 카운터(1100)에서 토글부(1123)를 제외한 부분은 도 9의 비트 카운터(900)와 동일하므로 설명을 생략한다.
토글부(1123)는 반전 활성 신호(/ENS)가 논리값 0을 가지는 경우 수신한 신호의 하강 에지에서 저장 값을 반전하고, 반전된 저장 값을 출력 신호(SIG_TOUT)로 출력한다.
제이케이 플립 플롭(1110)은 제이 포트(JP)와 케이 포트(KP)가 논리값 1에 전기적으로 연결 되고, 클럭 신호 포트(CP)로 수신한 신호(SIG_IN)를 입력 받고, 반전 활성 신호 포트(/ENP)로 반전 활성 신호(/ENS)를 입력 받고, 출력 신호 포트(QP)로 토글부(1023)의 출력 신호(SIG_TOUT)를 출력한다.
비트 카운터(1100)의 동작은 도 9를 참조하여 이해할 수 있으므로 설명을 생략한다.
도 12는 본 발명의 일 실시예에 따른 바이패스 기능을 갖는 카운터 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 12를 참조하면, 이미지 센서(Image sensor; 1200)는 픽셀 어레이(Pixel array; 1210), 이미지 판독 회로(1220), 행 스캔 회로(ROW SCAN CIRCUIT; 1231), 디지털/아날로그 변환기(DAC; 1232), 타이밍 조절 회로(TIMING CONTROL CIRCUIT; 1233), 열 스캔 회로(COLUMN SCAN CIRCUIT; 1234), 스위치 회로(1260) 및 데이터 출력 회로(1235)를 포함한다.
픽셀 어레이(1210)는 입력된 빛의 세기를 픽셀 신호로 출력하는 픽셀(1211)을 매트릭스 형태로 포함한다. 픽셀 어레이(1210)는 행 조절 신호선들(1251, 1252, 1253) 및 열 조절 신호선들(1254, 1255, 1256)을 포함한다.
이미지 판독 회로(1220)는 적어도 하나의 비교기(CMP; 1221 내지 1223) 및 적어도 하나의 카운터 회로(Counter Circuit(CC); 1224 내지 1226)를 포함한다.
타이밍 조절 회로(1233)는 클럭 신호(CLK)를 입력 받아 행 스캔 회로 제어 신호(1242), 열 스캔 회로 제어 신호(1244), 디지털 램프(RAMP) 신호(1243), 초기화 신호(RST), 바이패스 제어 비트 신호(BCBS) 및 메모리 제어 비트 신호(MCBS)를 생성한다.
행 스캔 회로(1231)는 행 스캔 회로 제어 신호(1242)에 응답하여 픽셀 어레이(1210)에 포함되는 제1 행 조절 신호선(1251), 제2 행 조절 신호선(1252) 및 제N 행 조절 신호선(1253) 중 하나의 신호선 상의 신호를 활성화한다.
픽셀 어레이(1210)는 행 조절 신호선들(1251, 1252, 1253) 상의 활성화 된 신호들에 의해 활성화 된 행의 픽셀들의 픽셀 신호를 제1 열 신호선(1254), 제2 열 신호선(1255) 및 제M 열 신호선(1256)을 통해 이미지 판독 회로(1220)에 전달한다.
DAC(1232)는 디지털 램프(RAMP) 신호를 아날로그 램프 신호로 변환하여 램프 신호선(1245)에 전달한다.
비교기(1221)는 제1 열 신호선(1254)을 통해 전달된 상기 픽셀 신호와 램프 신호선(1245)에 흐르는 아날로그 램프 신호와 비교하여, 픽셀 신호가 아날로그 램프 신호보다 같거나 작으면 논리값 1을 비교기 출력 신호로 출력하고, 픽셀 신호가 아날로그 램프 신호보다 크면 논리값 0을 비교기 출력 신호로 출력한다. 비교기들(1222, 1223)의 동작은 비교기(1221)의 동작에 대한 설명으로 이해할 수 있으므로 설명을 생략한다.
카운터 회로(1224)는 도 1 내지 도 11을 참조하여 설명한 구성 및/또는 동작을 가질 수 있다. 카운터 회로(1224)는 초기화 신호(RST)에 응답하여 논리값 0으로 계수치를 초기화한다. 비교기 출력 신호가 논리값 1인 동안 클럭 신호(CLK)의 에지의 수를 계수하고, 비교기 출력 신호가 논리값 0이 되는 순간 카운터 회로(1224) 내부의 비트 카운터들의 계수치의 각각의 비트 값을 카운터 회로(1224) 내부의 비트 메모리들 각각에 저장해 둔다. 카운터 회로(1224)의 구체적인 동작 및 다른 카운터 회로들(1225, 1226)의 동작은 도 1 내지 도 11을 참조하여 이해할 수 있으므로 설명을 생략한다.
스위치 회로(1260)는 열 스캔 회로 제어 신호(1244)를 입력 받아 열 스캔 회로(1234)가 생성한 스위치 조절 신호(1262)에 응답하여 하나의 열을 선택하고 해당하는 열의 카운터 회로의 계수치를 순차적으로 공통 출력선(1261)을 통해서 출력한다.
도 13은 도 12의 이미지 센서에 포함되는 이미지 판독 회로의 일 예를 나타내는 블록도이다.
도 13을 참조하면, 종래의 기술을 이용한 도 12의 이미지 센서(1200)에 포함되는 이미지 판독 회로(1300)는 글로벌 카운터(GC) 및 복수의 저장 유닛들(SU01, SU02, SU03, SU11, SU12, SU13)을 포함한다. 도 13은 설명의 편의상 3비트의 ADC를 포함하는 이미지 판독 회로를 예시적으로 나타낸 것이다.
글로벌 카운터(GC)는 글로벌 카운터 입력 신호(GCI) 및 글로벌 카운터 활성화 신호(GCE)에 기초하여 카운터 입력 신호(GCI)의 에지의 계수치의 비트 값들(BC1OUT, BC2OUT, BC3OUT)로서 출력한다.
저장 유닛들(SU01, SU02, SU03, SU11, SU12, SU13)의 각각은 계수치의 비트 값들(BC1OUT, BC2OUT, BC3OUT)의 각각을 래치하는 래치, 래치한 상기 비트 값을 리셋 값으로서 저장하는 리셋 비트 메모리(Reset Bit Memory), 래치한 상기 비트 값을 신호 값으로서 저장하는 신호 비트 메모리(Signal Bit Memory), 상기 신호 값과 상기 리셋 값의 차이를 계산하는 덧셈기(Adder) 및 상기 차이를 저장하는 결과 비트 메모리(Result Bit Memory)를 포함할 수 있다. 하나의 저장 유닛에서 상기 신호 값과 상기 리셋 값의 차이를 계산할 때 발생하는 캐리들은 캐리 신호선들(CARRY01, CARRY02, CARRY11, CARRY12)을 통해 상기 하나의 저장 유닛에 상응하는 비트보다 한 비트 상위 비트에 상응하는 다른 하나의 저장 유닛에 전달될 수 있다. 선택 신호들(SEL0, SEL1)에 기초하여 제1 저장 유닛(SU01)의 결과 비트 메모리의 출력 신호(OUT01)와 제4 저장 유닛(SU11)의 결과 비트 메모리의 출력 신호(OUT11) 중 하나를 제1 출력 신호(OUT1)로서 출력할 수 있다. 선택 신호들(SEL0, SEL1)에 기초하여 제2 저장 유닛(SU02)의 결과 비트 메모리의 출력 신호(OUT02)와 제5 저장 유닛(SU12)의 결과 비트 메모리의 출력 신호(OUT12) 중 하나를 제2 출력 신호(OUT2)로서 출력할 수 있다. 선택 신호들(SEL0, SEL1)에 기초하여 제3 저장 유닛(SU03)의 결과 비트 메모리의 출력 신호(OUT03)와 제6 저장 유닛(SU13)의 결과 비트 메모리의 출력 신호(OUT13) 중 하나를 제3 출력 신호(OUT3)로서 출력할 수 있다.
도 14는 도 13의 이미지 판독 회로의 동작을 나타내는 타이밍도이다. 도 14는 글로벌 카운터(GC)와 제1 저장 유닛들(SU01, SU02, SU03)에 대해 설명한다. 제2 저장 유닛들(SU11, SU12, SU13)은 제1 저장 유닛들(SU01, SU02, SU03)과 구조와 동작이 동일하다.
도 14를 참조하면, 글로벌 카운터 활성화 신호(GCE)가 논리 하이 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값을 가지는 경우, 글로벌 카운터(GC)는 픽셀의 리셋 값을 나타내는 글로벌 카운터 입력 신호(GCI)의 에지의 계수치를 카운팅할 수 있다. 제1 비교기 출력 신호(CP0)가 논리 로우 값으로 변경되는 제1 시점(1410)에서 제1 저장 유닛(SU01)의 래치는 계수치의 제1 비트 값(BC1OUT)인 논리 하이 값을 래치할 수 있다. 제1 시점(1410)에서 제2 저장 유닛(SU02)의 래치는 계수치의 제2 비트 값(BC2OUT)인 논리 로우 값을 래치할 수 있다. 제1 시점(1410)에서 제3 저장 유닛(SU03)의 래치는 계수치의 제3 비트 값(BC3OUT)인 논리 하이 값을 래치할 수 있다.
제1 구간(A)에서 제1 저장 유닛(SU01)의 래치, 제2 저장 유닛(SU02)의 래치 및 제3 저장 유닛(SU03)의 래치에 제1 시점(1410)에서 래치된 값들을 제1 저장 유닛들(SU01, SU02, SU03)의 각각이 포함하는 리셋 비트 메모리에 저장할 수 있다.
글로벌 카운터 활성화 신호(GCE)가 논리 하이 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값을 가지는 경우, 글로벌 카운터(GC)는 픽셀의 신호 값을 나타내는 글로벌 카운터 입력 신호(GCI)의 에지의 계수치를 카운팅할 수 있다. 제1 비교기 출력 신호(CP0)가 논리 로우 값으로 변경되는 제2 시점(1420)에서 제1 저장 유닛(SU01)의 래치는 계수치의 제1 비트 값(BC1OUT)인 논리 하이 값을 래치할 수 있다. 제1 시점(1410)에서 제2 저장 유닛(SU02)의 래치는 계수치의 제2 비트 값(BC2OUT)인 논리 로우 값을 래치할 수 있다. 제1 시점(1410)에서 제3 저장 유닛(SU03)의 래치는 계수치의 제3 비트 값(BC3OUT)인 논리 로우 값을 래치할 수 있다.
제2 구간(B)에서 제1 저장 유닛(SU01)의 래치, 제2 저장 유닛(SU02)의 래치 및 제3 저장 유닛(SU03)의 래치에 제2 시점(1420)에서 래치된 값들을 제1 저장 유닛들(SU01, SU02, SU03)의 각각이 포함하는 신호 비트 메모리에 저장할 수 있다.
제3 구간(B-A)에서 제1 저장 유닛들(SU01, SU02, SU03)의 각각이 포함하는 신호 비트 메모리의 저장 값과 제1 저장 유닛들(SU01, SU02, SU03)의 각각이 포함하는 리셋 비트 메모리의 저장 값의 차이를 제1 저장 유닛들(SU01, SU02, SU03)의 각각이 포함하는 결과 비트 메모리에 저장할 수 있다.
도 15는 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다. 도 15는 설명의 편의상 3비트의 ADC를 포함하는 이미지 판독 회로를 예시적으로 나타낸 것이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 이미지 판독 회로(1500)는 글로벌 카운터(GC), 제1 래치부(1510), 제2 래치부(1520) 및 제1 메모리부(1530)를 포함한다. 제1 래치부(1510)는 제1 래치 유닛들(LU01, LU02, LU03)을 포함한다. 제2 래치부(1520)는 제2 래치 유닛들(LU11, LU12, LU13)을 포함한다. 제1 메모리부(1530)는 리셋 메모리부(1540), 신호 메모리부(1550), 덧셈기들(A0, A1, A2) 및 결과 비트 메모리들(BM0, BM1, BM2)을 포함한다. 리셋 메모리부(1540)는 리셋 비트 메모리들(RM0, RM1, RM2)을 포함하고, 신호 메모리부(1550)는 신호 비트 메모리들(SM0, SM1, SM2)을 포함한다. 이미지 판독 회로(1500)는 제1 래치부(1510)에 상응하는 제1 메모리부(1530)를 포함하고, 제2 래치부(1520)에 상응하는 제2 메모리부를 포함하나, 도면 상 생략한다.
글로벌 카운터(GC)는 글로벌 카운터 입력 신호(GCI) 및 글로벌 카운터 활성화 신호(GCE)에 기초하여 카운터 입력 신호(GCI)의 에지의 계수치의 비트 값들(BC1OUT, BC2OUT, BC3OUT)로서 출력한다.
제1 비교기 출력 신호(CP0)가 논리 하이 값을 가지는 경우, 제1 래치 유닛들(LU01, LU02, LU03)의 각각은 계수치의 비트 값들(BC1OUT, BC2OUT, BC3OUT)의 각각을 래치한다. 제1 래치부(1510)와 제2 래치부(1520)는 구조와 동작이 동일하므로, 예시적으로 제1 래치부(1510)에 대해서만 후술한다. 제1 래치부(1510)의 구조 및 동작은 도 16을 참조하여 후술한다.
제1 메모리부(1530)의 리셋 비트 메모리들(RM0, RM1, RM2)의 각각은 제1 래치부의 출력 신호(LOUT)를 통해 전달되는 픽셀의 리셋 값을 나타내는 계수치의 비트 값들의 각각을 저장한다. 제1 메모리부(1530)의 신호 비트 메모리들(SM0, SM1, SM2)의 각각은 제1 래치부의 출력 신호(LOUT)를 통해 전달되는 픽셀의 신호 값을 나타내는 계수치의 비트 값들의 각각을 저장한다. 제1 덧셈기(A0)를 통해 계산된 제1 신호 비트 메모리(SM0)의 저장 값과 제1 리셋 비트 메모리(RM0)의 저장 값의 차이를 제1 결과 비트 메모리(BM0)에 저장하고, 제1 덧셈기(A0)에서 발생된 제1 캐리는 제1 캐리 신호선(CARRY01)을 통해 제2 덧셈기(A1)로 전달된다. 제1 캐리 신호선(CARRY01)을 통해 전달된 상기 제1 캐리를 참조하여 제2 덧셈기(A1)를 통해 계산된 제2 신호 비트 메모리(SM1)의 저장 값과 제2 리셋 비트 메모리(RM1)의 저장 값의 차이를 제2 결과 비트 메모리(BM1)에 저장하고, 제2 덧셈기(A1)에서 발생된 제2 캐리는 제2 캐리 신호선(CARRY02)을 통해 제3 덧셈기(A2)로 전달된다. 제2 캐리 신호선(CARRY02)을 통해 전달된 상기 제2 캐리를 참조하여 제3 덧셈기(A2)를 통해 계산된 제3 신호 비트 메모리(SM2)의 저장 값과 제3 리셋 비트 메모리(RM2)의 저장 값의 차이를 제3 결과 비트 메모리(BM2)에 저장한다.
제1 선택 신호(SEL0)가 논리 하이 값을 가지는 경우, 제1 메모리부(1530)의 결과 비트 메모리들(BM0, BM1, BM2)의 저장 값은 출력 신호들(OUT0, OUT1, OUT2)로서 출력될 수 있다. 제2 선택 신호가 논리 하이 값을 가지는 경우, 상기 제2 메모리부의 결과 비트 메모리들의 저장 값은 출력 신호들(OUT0, OUT1, OUT2)로서 출력될 수 있다.
도 16은 도 15의 이미지 판독 회로에 포함되는 제1 래치부를 나타내는 회로도이다.
도 16을 참조하면, 제1 래치부(1510)는 제1 래치(LATCH01), 제2 래치(LATCH02) 및 제3 래치(LATCH03)를 포함한다.
제1 래치(LATCH01)는 초기화 신호(RST)에 의해서 저장 값, 즉 제1 래치 출력 신호(LATOUT01)를 논리 로우 값으로 초기화 한다. 제1 래치 (LATCH01)는 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제1 비트 값(BC1OUT)을 제1 래치 출력 신호(LATOUT01)로 래치(Latch)한다.
제2 래치 (LATCH02)는 초기화 신호(RST)에 의해서 저장 값, 즉 제2 래치 출력 신호(LATOUT02)를 초기화 한다. 제2 래치 (LATCH02)는 제2 래치 제어 비트 신호(LCBS2)가 논리 로우 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제2 비트 값(BC2OUT)을 제2 래치 출력 신호(LATOUT02)로 래치(Latch)한다. 제2 래치 제어 비트 신호(LCBS2)가 논리 하이 값을 가지는 경우 제1 래치 (LATCH01)의 제1 래치 출력 신호(LATOUT01)는 삼상 인버터(1511) 및 부정논리합 게이트(1512)를 통해서 제2 래치(LATCH02)의 제2 래치 출력 신호(LATOUT02)로 바이패스 된다.
제3 래치 (LATCH03)는 초기화 신호(RST)에 의해서 저장 값, 즉 제1 래치부 출력 신호(LOUT)를 초기화 한다. 제3 래치 (LATCH03)는 제3 래치 제어 비트 신호(LCBS3)가 논리 로우 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제3 비트 값(BC3OUT)을 제1 래치부 출력 신호(LOUT)로 래치(Latch)한다. 제3 래치 제어 비트 신호(LCBS3)가 논리 하이 값을 가지는 경우 제2 래치 (LATCH02)의 제2 래치 출력 신호(LATOUT02)는 삼상 인버터(1513) 및 부정논리합 게이트(1514)를 통해서 제3 래치(LATCH03)의 제1 래치부 출력 신호(LATOUT)로 바이패스 된다.
도 17은 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다.
도 17을 참조하면, 도 17의 이미지 판독 회로(1500a)는 제1 래치부(1510a)의 바이패싱 방향, 제2 래치부(1520a)의 바이패싱 방향 및 제1 메모리부(1530a)의 위치를 제외하고 도 15의 이미지 판독 회로(1500)와 동일하다.
제1 래치부(1510a)는 제1 래치부(1510a)의 도 16의 제1 래치부(1510)의 바이패싱 방향과 반대로 제1 래치부(1500a)의 제3 래치 유닛(LU03)에서 제2 래치 유닛(LU02)을 거쳐 제1 래치 유닛(LU01)으로 저장 값을 바이패싱 할 수 있다.
제 2 래치부(1520a)는 제1 래치부(1510a)와 동일 또는 유사한 구성을 가질 수 있다.
제1 메모리부(1530a)의 위치는 도 15의 이미지 판독 회로(1500) 내에서 제1 메모리부(1530)가 제1 래치부(1510) 및 제2 래치부(1520)의 하단에 위치하는 것과는 반대로, 제1 메모리부(1530a)는 제1 래치부(1510a) 및 제2 래치부(1520a)의 상단에 위치할 수 있다.
도 18은 도 17의 이미지 판독 회로에 포함되는 제1 래치부를 나타내는 회로도이다.
도 18을 참조하면, 제1 래치부(1510a)는 도 16의 제1 래치부(1510)의 바이패싱 방향과 반대의 바이패싱 방향을 가질 수 있다.
제3 래치(LATCH03)는 초기화 신호(RST)에 의해서 저장 값, 즉 제3 래치 출력 신호(LATOUT03)를 논리 로우 값으로 초기화 한다. 제3 래치 (LATCH03)는 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제3 비트 값(BC3OUT)을 제3 래치 출력 신호(LATOUT03)로 래치(Latch)할 수 있다.
제2 래치 (LATCH02)는 초기화 신호(RST)에 의해서 저장 값, 즉 제2 래치 출력 신호(LATOUT02)를 초기화 한다. 제2 래치 (LATCH02)는 제2 래치 제어 비트 신호(LCBS2)가 논리 로우 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제2 비트 값(BC2OUT)을 제2 래치 출력 신호(LATOUT02)로 래치(Latch)한다. 제2 래치 제어 비트 신호(LCBS2)가 논리 하이 값을 가지는 경우 제1 래치 (LATCH01)의 제1 래치 출력 신호(LATOUT01)는 삼상 인버터(1511a) 및 부정논리합 게이트(1512a)를 통해서 제2 래치(LATCH02)의 제2 래치 출력 신호(LATOUT02)로 바이패스될 수 있다.
제1 래치 (LATCH01)는 초기화 신호(RST)에 의해서 저장 값, 즉 제1 래치부 출력 신호(LOUT)를 초기화 한다. 제1 래치 (LATCH01)는 제1 래치 제어 비트 신호(LCBS1)가 논리 로우 값을 가지고, 제1 비교기 출력 신호(CP0)가 논리 하이 값에서 논리 로우 값으로 바뀔 때, 계수치의 제1 비트 값(BC1OUT)을 제1 래치부 출력 신호(LOUT)로 래치(Latch)한다. 제1 래치 제어 비트 신호(LCBS1)가 논리 하이 값을 가지는 경우 제2 래치 (LATCH02)의 제2 래치 출력 신호(LATOUT02)는 삼상 인버터(1513a) 및 부정논리합 게이트(1514a)를 통해서 제1 래치(LATCH01)의 제1 래치부 출력 신호(LOUT)로 바이패스될 수 있다.
도 19는 도 12의 이미지 센서에 포함되는 본 발명의 일 실시예에 따른 이미지 판독 회로를 나타내는 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 이미지 판독 회로(1900)는 글로벌 카운터(GC), 제1 저장부(1910), 제2 저장부(1920) 및 제1 메모리부(1930)를 포함한다. 제1 저장부(1910)는 제1 저장 유닛들(LB01, LB02, LB03)을 포함한다. 제2 저장부(1920)는 제2 저장 유닛들(LB11, LB12, LB13)을 포함한다. 제1 메모리부(1930)는 덧셈기들(A0, A1, A2) 및 결과 비트 메모리들(BM0, BM1, BM2)을 포함한다. 이미지 판독 회로(1500)는 제1 저장부(1910)에 상응하는 제1 메모리부(1930)를 포함하고, 제2 저장부(1920)에 상응하는 제2 메모리부를 포함하나, 도면 상 생략한다.
제1 저장부(1910)는 픽셀의 리셋 값을 제1 저장부 래치 출력 신호(LOUT)로서 순차적으로 출력하고, 픽셀의 신호 값을 제1 저장부 비트 메모리 출력 신호(BOUT)로서 순차적으로 출력한다. 제1 저장부(1910)의 구조 및 동작은 도 20을 참조하여 후술한다. 제2 저장부(1920)의 동작은 제1 저장부(1910)의 동작과 동일하다.
제1 덧셈기(A0)를 통해 계산된 제1 저장부 래치 출력 신호(LOUT)와 제1 저장부 비트 메모리 출력 신호(BOUT)의 차이를 제1 결과 비트 메모리(BM0)에 저장하고, 제1 덧셈기(A0)에서 발생된 제1 캐리는 제1 캐리 메모리(C0)를 통해 제2 덧셈기(A1)로 전달된다. 상기 제1 캐리를 참조하여 제2 덧셈기(A1)를 통해 계산된 제1 저장부 래치 출력 신호(LOUT)와 제1 저장부 비트 메모리 출력 신호(BOUT)의 차이를 제2 결과 비트 메모리(BM1)에 저장하고, 제2 덧셈기(A1)에서 발생된 제2 캐리는 제2 캐리 메모리(C1)를 통해 제3 덧셈기(A2)로 전달된다. 상기 제2 캐리를 참조하여 제3 덧셈기(A2)를 통해 계산된 제1 저장부 래치 출력 신호(LOUT)와 제1 저장부 비트 메모리 출력 신호(BOUT)의 차이를 제3 결과 비트 메모리(BM2)에 저장한다.
제1 선택 신호(SEL0)가 논리 하이 값을 가지는 경우, 제1 메모리부(1930)의 결과 비트 메모리들(BM0, BM1, BM2)의 저장 값은 출력 신호들(OUT0, OUT1, OUT2)로서 출력될 수 있다. 제2 선택 신호가 논리 하이 값을 가지는 경우, 제2 메모리부의 결과 비트 메모리들의 저장 값은 출력 신호들(OUT0, OUT1, OUT2)로서 출력될 수 있다.
도 20은 도 19의 이미지 판독 회로에 포함되는 제1 저장부를 나타내는 회로도이다.
도 20을 참조하면, 제1 저장부(1910)는 제1 저장 유닛(LB01), 제2 저장 유닛(LB02) 및 제3 저장 유닛(LB03)을 포함한다. 제1 저장 유닛(LB01)은 제1 래치(LATCH01) 및 제1 비트 메모리(BM01)를 포함한다. 제2 저장 유닛(LB02)은 제2 래치(LATCH02) 및 제2 비트 메모리(BM02)를 포함한다. 제3 저장 유닛(LB03)은 제3 래치(LATCH03) 및 제3 비트 메모리(BM03)를 포함한다.
제1 래치 출력 신호(LATOUT01)는 제1 비트 메모리(BM01)에 입력된다. 제2 래치 출력 신호(LATOUT02)는 제2 비트 메모리(BM02)에 입력된다. 제3 래치 출력 신호(LATOUT03)는 제3 비트 메모리(BM03)에 입력된다.
도 20의 제1 저장부(1910)에 포함된 래치들(LATCH01, LATCH02, LATCH03)에 대하여 도 16을 참조하여 이해할 수 있으므로 설명을 생략한다.
래치들(LATCH01, LATCH02, LATCH03) 및 비트 메모리들(BM01, BM02, BM03)은 각각의 저장 값을 도 20에서와 같이 아래 방향으로 바이패스할 수 있다. 래치들(LATCH01, LATCH02, LATCH03) 및 비트 메모리들(BM01, BM02, BM03)은 각각의 저장 값을 도 18에서와 같이 윗 방향으로 바이패스할 수 있다.
도 21은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(2100)은 이미지 센서(2110), 프로세서(2120) 및 저장 장치(STORAGE DEVICE)(2130)를 포함한다.
이미지 센서(2110)는 입사광에 상응하는 디지털 신호를 생성한다. 저장 장치(2130)는 상기 디지털 신호를 저장한다. 프로세서(2120)는 이미지 센서(2110) 및 저장 장치(2130)의 동작을 제어한다.
컴퓨팅 시스템(2100)은 메모리 장치(MEMORY DEVICE)(2140), 입출력 장치(2150) 및 전원 장치(2160)를 더 포함할 수 있다. 또한, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(2100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(2120)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(2120)는 마이크로프로세서 (microprocessor), 중앙 처리 장치(CPU, Central Processing Unit)일 수 있다. 프로세서(2120)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(2130), 메모리 장치(2140) 및 입출력 장치(2150)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(2120)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
저장 장치(2130)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
메모리 장치(2140)는 컴퓨팅 시스템(2100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2140)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
입출력 장치(2150)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2160)는 컴퓨팅 시스템(2100)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(2110)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(2120)와 연결되어 통신을 수행할 수 있다.
이미지 센서(2110)는 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이 및 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함한다.
이미지 센서(2110)는 도 1 내지 도 11을 참조하여 설명한 카운터 회로(100) 또는 도 15 내지 도 16을 참조하여 설명한 이미지 판독 회로(1500) 또는 도 17 내지 도 18을 참조하여 설명한 이미지 판독 회로(1500a) 또는 도 19 및 20을 참조하여 설명한 이미지 판독 회로(1900)를 포함할 수 있다. 이미지 센서(2110)는 도 12에 도시된 이미지 센서(1200)로 구현될 수 있다. 카운터 회로(100)와 이미지 센서(1200)의 구성 및 동작에 대해서는 도 1 내지 도 12, 도 15 내지 도 18, 도 19 및 20을 참조하여 상세히 설명하였으므로 이미지 센서(2110)에 대한 상세한 설명은 생략한다.
이미지 센서(2110)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(2110)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
실시예에 따라서, 이미지 센서(2110)는 프로세서(2120)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 컴퓨팅 시스템(2100)은 이미지 센서(2110)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(2100)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 22는 도 21의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(2200)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(2210), 이미지 센서(2240) 및 디스플레이(2250) 등을 포함할 수 있다.
어플리케이션 프로세서(2210)의 CSI 호스트(2212)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(2240)의CSI 장치(2241)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(2212)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(2241)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(2210)의 DSI 호스트(2211)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이(2250)의 DSI 장치(2251)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(2211)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(2251)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(2200)은 어플리케이션 프로세서(2210)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(2260)을 더 포함할 수 있다. 컴퓨팅 시스템(2200)의 PHY(2213)와 RF 칩(2260)의 PHY(2261)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(2210)는 PHY(2261)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(2214)를 더 포함할 수 있고, RF 칩(2260)은 DigRF MASTER(2214)를 통하여 제어되는 DigRF SLAVE(2262)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(2200)은 지피에스(Global Positioning System; GPS)(2220), 스토리지(2270), 마이크(2280), 디램(Dynamic Random Access Memory; DRAM)(2285) 및 스피커(2290)를 포함할 수 있다. 또한, 컴퓨팅 시스템(2200)은 초광대역(Ultra WideBand; UWB)(2310), 무선랜(Wireless Local Area Network; WLAN)(2320) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(2330) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(2200)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 이미지 센서를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television) 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 카운터 입력 신호의 에지(edge)의 계수치를 카운터 출력 신호로 출력하도록 캐스케이드 결합된 복수의 비트 카운터들을 포함하고,
    상기 비트 카운터들의 각각은, 순차적으로 활성화되는 바이패스 제어 비트 신호들의 각각에 응답하여, 상기 계수치의 비트 값들의 각각을 출력하는 카운터 모드 및 상기 카운터 모드가 종료된 후 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작하는 카운터 회로.
  2. 제1 항에 있어서,
    상기 바이패스 제어 비트 신호들은 최상위 비트에 상응하는 바이패스 제어 비트 신호부터 최하위 비트에 상응하는 바이패스 제어 비트 신호까지 순차적으로 활성화 되는 것을 특징으로 하는 카운터 회로.
  3. 제2 항에 있어서,
    상기 비트 카운터들은 상기 순차적으로 활성화 되는 바이패스 제어 비트 신호들에 응답하여 최상위 비트 카운터부터 최하위 비트 카운터까지 순차적으로 버퍼 모드로 진입하는 것을 특징을 하는 카운터 회로.
  4. 제2 항에 있어서,
    상기 카운터 출력 신호는 상기 비트 카운터들 중 최상위 비트 카운터의 출력 신호로서 순차적으로 출력되는 상기 계수치의 비트 값들을 포함하는 것을 특징으로 하는 카운터 회로.
  5. 제2 항에 있어서,
    상기 카운터 모드로 동작하는 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 출력 신호는 상기 버퍼 모드로 동작하는 적어도 하나의 버퍼 모드 비트 카운터를 바이패스하여 상기 카운터 출력 신호로서 출력되는 것을 특징으로 하는 카운터 회로.
  6. 제5 항에 있어서,
    메모리 제어 비트 신호들에 응답하여 상기 카운터 출력 신호에 포함되는 상기 계수치의 비트 값들을 순차적으로 입력 받아 각각 저장하는 비트 메모리들(Bit memories)을 더 포함하는 것을 특징으로 하는 카운터 회로.
  7. 제6 항에 있어서,
    상기 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 출력 신호가 상기 카운터 출력 신호로 출력되는 기간에는 상기 메모리 제어 비트 신호들 중 상기 적어도 하나의 카운터 모드 비트 카운터 중 최상위 비트 카운터의 비트에 상응하는 메모리 제어 비트 신호만 활성화되는 것을 특징으로 하는 카운터 회로.
  8. 제1 항에 있어서,
    상기 비트 카운터들의 각각은 플립-플롭 및 토글링(Toggling) 동작을 위해 상기 플립-플롭의 입력 포트 중 하나와 출력 포트 중 하나를 연결하는 피드백 신호선을 포함하고, 상기 피드백 신호선을 통하여 상기 수신한 신호를 바이패스하는 것을 특징으로 하는 카운터 회로.
  9. 입력된 빛의 세기를 픽셀 신호로 출력하는 적어도 하나의 픽셀을 포함하는 픽셀 어레이(Pixel array);
    상기 픽셀 신호와 램프 신호의 크기를 비교하여 비교 결과 신호를 출력하는 적어도 하나의 비교기;
    상기 비교 결과 신호에 기초하여 클럭 신호의 에지(edge)의 계수치를 카운터 출력 신호로 출력되도록 캐스케이드 결합된 복수의 비트 카운터들을 포함하는 적어도 하나의 카운터 회로; 및
    열 선택 신호에 기초하여 상기 적어도 하나의 카운터의 카운터 출력 신호 중 하나를 선택하여 공통 출력선을 통해 최종 출력 신호로 출력하는 스위치 회로를 포함하고,
    상기 비트 카운터들의 각각은, 순차적으로 활성화되는 바이패스 제어 비트 신호들의 각각에 응답하여, 상기 계수치의 비트 값들의 각각을 출력하는 카운터 모드 및 상기 카운터 모드가 종료된 후 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작하는 것을 특징으로 하는 이미지 센서.
  10. 글로벌 카운터 입력 신호의 에지(edge)의 계수치의 복수의 비트 값들을 출력하는 글로벌 카운터부; 및
    래치 제어 비트 신호들의 각각에 기초하여 상기 계수치의 비트 값들의 각각을 래치하는 래치 모드 및 수신한 신호를 바이패스하여 출력하는 버퍼 모드로 동작하는 복수의 래치 유닛들을 포함하고, 래치된 상기 계수치의 비트 값들을 순차적으로 래치 출력 신호로서 출력하는 적어도 하나의 래치부를 포함하는 카운터 회로.

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